本文根據光纖接入數位中頻系統的時鐘使用情況，分析時鐘抖動對類比數位轉換器（ADC）和相位鎖定回路（PLL）性能影響的塬理，包括相位鎖定回路基本原理和相位雜訊優化方式，最后提出采用雙相位鎖定回路完成去抖和時鐘分發的解決方案。

無線射頻遠端裝置（RRU）、數位光纖直放站等常見的數位中頻系統，其設備中的時鐘訊號多從近端通過光纖傳輸過來。由于光纖傳輸的色散影響，原有時鐘參考訊號在通過光口晶片后，其抖動指標會惡化。而在遠端設備中，這個時鐘訊號將會做為整個系統的參考時鐘，包括ADC、數位類比轉換器（DAC）、調製器和相位鎖定回路等。如果這個參考時鐘訊號的抖動性能不佳，將會造成系統中上述元件的性能惡化，所以在光纖接入的數位中頻系統中，時鐘抖動設計非常重要。

時鐘相位雜訊影響ADC性能

訊噪比（SNR）是數位中頻系統中的ADC受關注的指標，這個指標會影響系統的動態范圍。一般設計好的高速ADC，其SNR則固定。比如AD6649在95MHz頻寬和245.76MSPS的取樣速率條件下，SNR為73.4dBFs。這個指標的前提是ADC的參考時鐘抖動指標非常好，如果系統提供給ADC的時鐘抖動不好，則會惡化實際SNR水準（圖1）。

圖1 實際SNR取決于系統工作頻率和時鐘抖動

為什么會出現上述現象？如圖2所示，采樣時鐘的抖動在輸入訊號投影誤差的大小會隨著采樣時鐘自身抖動增加而增加；同時，如果輸入訊號的速率（或頻率）增加，其瞬態斜率也會增加，那么投影誤差也會相應增加。圖2亦解釋圖1公式的原因，所以對于數位中頻系統的ADC須要提供優異的時鐘訊號，特別是輸入中頻愈高時，愈須要考慮這個問題。

圖2 采樣時鐘的抖動在輸入訊號投影誤差的大小會隨著采樣時鐘自身抖動增加而增加。（a表示ADC的采樣時鐘波形，b則表示一個輸入類比訊號的瞬態截圖。c表示採樣的誤差范圍。）

到底需要多小的抖動才能夠滿足系統的ADC需求？不同輸入頻率，在不同抖動水準下，可以達到不同的最大SNR水準。舉例來說，當輸入頻率為200MHz，系統時鐘抖動為200fs水準時，可以達到72dB的SNR水準。

為方便工程師衡量系統受抖動影響SNR的水準，已有業者提供線上ADC性能模擬軟件。工程師透過該軟件可以選擇ADC型號后，輸入時鐘的抖動水準，以得出SNR實際水準和雜散無雜訊動態范圍（SFDR）水準。

時鐘對相位鎖定回路影響分析

在數位中頻系統中，參考時鐘還會提供給相位鎖定回路做為輸入參考頻率。相位鎖定回路的相位雜訊好壞會影響到接收鏈路的誤差向量幅度（EVM），這是因為輸入參考頻率的近端相位雜訊進入相位鎖定迴路后，并不會被相位鎖定迴路的低通濾波器抑制，而會影響到相位鎖定回路輸出的近端相位雜訊水準，故近端相位雜訊系統是接收機EVM指標的主要影響因素。比較兩個不同參考相位雜訊對于同一個相位鎖定迴路晶片的近端相位雜訊影響，由于相位鎖定回路的參考時鐘近端相位雜訊不同，可以發現1kHz頻率處，相位雜訊分別為-96dBc/Hz和-89dBc/Hz。

根據相位鎖定回路輸出的相位雜訊（抖動）水準和輸出頻率，可以計算其對系統EVM的影響水準（圖3）。因此可以得出結論--參考時鐘相位雜訊影響相位鎖定回路近端相位雜訊、相位鎖定回路近端相位雜訊影響系統接收機EVM指標。

圖3 計算PLL輸出的相位雜訊水準和輸出頻率對系統EVM的影響水準。

相位雜訊產生原因分析

根據上述分析，時鐘抖動對于系統中的ADC和相位鎖定回路都有非常明顯的影響，那么如何才能在數位中頻系統中獲取更好的時鐘相位雜訊呢？首先，要理解在數位中頻系統中核心元件，例如相位鎖定迴路的基本工作原理。相位鎖定回路其實是一個數位類比混合元件，包括數位的相位偵測器和分頻器以及類比的電流泵、低通濾波器和壓控振蕩器（VCO）。相位鎖定回路是一個負反饋系統，它通過頻率訊號的負反饋和相位偵測比較，使得VCO在穩定的控制電壓下工作，從而達到穩定輸出頻率的作用。

圖4是頻譜儀觀測結果，a線為相位鎖定回路輸出的相位雜訊相對頻率水準、b線為VCO的相位雜訊水準被相位鎖定回路的高通濾波回應抑制低頻部分；c線則是外部參考輸入相位雜訊的倍頻增益產物，它的高頻雜訊被相位鎖定回路的低通回應所抑制，但是低頻（也稱之近端）相位雜訊被保留。恰恰是這個特性導致若相位鎖定迴路的輸入參考的相位雜訊不好或者低通濾波器的截止頻率不夠低，就會讓參考時鐘相位雜訊被搬移到相位鎖定回路的輸出端。

圖4 Inter-N形式PLL合成器相位雜訊（a線表示PLL輸出的相位雜訊相對頻率水準，b線表示VCO相位雜訊水準，c線是外部參考輸入相位雜訊的倍頻增益產物）

使用低環路濾波器去抖動

根據上述分析，系統為提高時鐘近端相位雜訊水準，就須要提高參考時鐘的相位雜訊水準或者降低相位鎖定迴路低通濾波器的頻率。而在光纖接入數位中頻系統中，參考時鐘是從光口恢復的，它本身就存在近端相位雜訊（抖動）惡化的問題。如何解決這個矛盾呢？只能從降低低通濾波器頻率下手。如圖5所示，AD9523在設計中使用了兩個相位鎖定回路，第一個相位鎖定回路接外部的參考時鐘（光口恢復的），采取非常低的低通濾波器設置（10Hz~100Hz）。它可以將參考時鐘近端相位雜訊良好濾除，而相位鎖定回路外接的壓控晶體振蕩器（VCXO）可以提供很好的近端相位雜訊，這樣保證不會因為低通濾波器頻率低而將VXCO的近端雜訊抬高（註：這裡對于VXCO來說低通濾波器變為高通濾波回應）。這樣第一個相位鎖定回路就可以將參考時鐘近端相位雜訊很好的抑制。而第二個相位鎖定回路采用高頻率VCO（3，600MHz？4，000MHz）和70MHz的相位偵測頻率。這樣可以降低雜訊頻率增益的同時，獲取更多的頻率組合（系統中有時需要不同頻率的工作時鐘，VCO須要工作在它們的最小公倍數的整數倍）。

圖5 雙相位鎖定回路可濾除相位雜訊并獲得良好頻率組合。