衛星通信是當前重要的通信手段之一。針對原有單路解調器的不足，本文提出利用軟件無線電思想，通過FPGA構建一種多路衛星信號處理系統。論述了數字下變頻（DDC）、解調、數據通路等關鍵點的設計思路。最終實現的系統可同 時處理八路衛星信號，并通過實驗驗證，完全達到設計預期。并且該系統具有靈活性、可擴展性等多種優勢，有良好的應用 前景。

一、引言

　　在通信手段越來越豐富的今天，衛星通信因其具有通信距離遠、覆蓋范圍廣、通信線路多，容量大、安全性好等優點，在民用、軍事通信系統中都占有相當重要的地位。隨著通信技術的發展，衛星傳輸帶寬不斷增加，傳統解調器已不能滿足對衛星信號處理的要求。隨著軟件無線電思想（構建一個模塊化程度高、開放性強的通用平臺，將各種要實現的功能用軟件編程來實現，并使A/D器件盡可能地靠近射頻天線，讓所有的信號處理都在數字域中進行）[1]思想的日益普及和電子器件的發展，越來越多的新型衛星信號處理系統涌現出來。

本文所述系統正是基于軟件無線電思想，直接用ADC對70MHz中頻，帶寬40MHz的衛星信號進行整帶采樣，然后使用FPGA對帶寬內任意8個符號速率為32kbps~1024kbps的調制信號進行實時DDC、解調處理，解調方式多種可選，并將數據通過PCIE總線輸出至計算機進行后續處理或存儲。

二、系統方案

　　整個系統由一塊PCIE板卡和標準服務器組成，框圖如圖1所示。衛星信號首先經過ADC進行數字化，ADC的采樣速率是180MSps，轉換精度為16位，完全滿足奈奎斯特準則[2]要求。PCIE板卡完成衛星信號的數字化和處理，并將數據通過PCIE接口輸出到服務器進行后處理或存儲。

整個系統的核心是FPGA，完成多路衛星信號的處理、數據的合路以及與服務器的PCIE接口。FPGA選擇綜合邏輯資源的使用情況、性能、價格等因素，最終選用XILINX公司的Virtex-5SX系列實現。此系列FPGA提供了幾百個專用的高性能信號處理資源DSP48E1。每個DSP48E1中包括一個25×18的二進制補碼乘法器，一個預加法器和一個算術邏輯單元。乘法器帶有可選的流水線寄存器，可以提高乘法運算的速率；算術邏輯單元可以配置成三輸入的加/減法器或二輸入的邏輯單元；DSP48E1的專用層疊走線能夠方便的和其他DSP48E1進行互連以實現寬位運算。

三、設計要點

　　FPGA中的各功能模塊中，DDC模塊、解調模塊和數據合路模塊是設計的要點，其設計的好壞直接影響衛星信號處理的效果和使用的資源情況。

3.1變帶寬窄帶DDC的設計
　　DDC是A/D變換后首先要完成的處理工作，是系統中數字處理運算量最大的部分，也是最難完成的部分。其最重要的功能有兩個:第一，將包含所有信道的帶寬信號進行信道分離，分別提取需要的窄帶信號;第二，對于分離后的窄帶信號，可以大大地降低采樣頻率，這也就意味著可以大大降低數據量，以減輕基帶處理部分對DSP的計算需求壓力。[3]DDC包括數字下變頻、低通濾波、自動增益控制和采樣速率變換。其實現框圖如圖2所示：為了保證DDC的性能，在變頻時采用16位高精度的DDS來產生相互正交的本振頻率；頻率分辨率達到0.2Hz，無雜散動態范圍96dB。低通濾波采用CIC、可變帶寬FIR和匹配FIR三級級聯的方式實現，保證對帶外干擾和鏡像有足夠的抑制。由于輸入的中頻信號帶內信號分布情況復雜，單個信號帶寬和功率變化范圍也比較大，在處理時既要適應能量大的載波又要兼顧小載波。為了解決這個問題，在變頻過程中設計兩級AGC，保證各級處理的輸入信號能量均衡。

此外采樣速率變換上，一般的數字正交解調系統，在恢復碼元時要求碼元速率與DDC抽取系統的輸出速率滿足一定的整數倍關系，以4倍為例，DDC需要將180M時鐘變換到32kbps~2048kbps范圍內任意速率的4倍。若以常規先整數倍內插再整數倍抽取的方式來實現，不僅實現的復雜度相當高，甚至某些速率變換是無法實現的。這里我們設計一種由8相FIR濾波器加由數控單元控制的抽取器組成的多相抽取FIR多相濾波器，來實現任意速率抽取。這種濾波器經過NCU的精確控制不僅能夠改變采樣速率還可以用來調整定時誤差,為后續的信號處理節省大量運算資源。

3.2多制式通用解調環路設計
　　解調模塊要實現BPSK、QPSK、8PSK、OQPSK、16QAM的解調功能，且每路解調方式靈活可變。對數字解調系統來說，實現解調的關鍵在于時鐘同步和載波同步[4]。一般來說，對BPSK、QPSK、8PSK和OQPSK這類恒包絡調制信號，定時誤差檢測一般采用Gardner、早遲門等，而16QAM這類調幅信號定時檢測一般采用平方法。對載波恢復來說，這幾種調制方式相對應的載波恢復環路就更加的復雜。常見的有平方環、逆調制環、松尾環、科斯塔斯環、判決反饋環等等。如果每種解調都采用一套定時和載波環路，那么其運算量將是單卡遠遠無法承受的。只有盡可能的采用相同的同步算法，才能在運算資源非常有限的情況下，滿足系統要求。為此我們設計一種通用的同步環路，來適應多種調制方式，其原理如圖3所示。

Gardner、早遲門和平方法這三種定時提取方法主要區別在于對輸入速率的要求上。Gardner算法是1986年，由Gardner等人在BPSK/QPSK的基礎上提出，每個符號需要兩倍符號速率[5]；早遲門需要三倍符號速率；而平方法要求最高，須4倍符號速率。從減少運算量的角度出發，輸入樣點速率越低越好，應該選擇Gardner環，但是它對16QAM信號的提取效果較差，所以定時環路我們統一采用平方法來實現。在載波同步時，上述的環路里沒有一種可以完全勝任系統所需的所有調制信號的載波誤差提取，必須對環路算法進行改造。在設計時，我們將載波恢復統一采取判決反饋環，其物理意義在于將判決的基帶星座點與實際的星座點相比較，得出當前的頻差信息。為實現簡單，一般將接收的I、Q路數據直接判決，這種辦法對BPSK、QPSK、OQPSK三種調制信號是行之有效的；但對8PSK和16QAM信號則不太合適，因為他們的星座在同一象限內有多個星座點，判決后將有多個基準，造成頻差檢測錯誤，在低信噪比條件下將不能同步。解決的辦法是對8PSK和16QAM信號進行多次判決，將象限內的奇異點扣除，使得判決后在同一象限內只有一個基準點，這樣就解決了上述的問題，使所有的調制信號共用一個判決反饋環成為可能，大大降低了實現復雜度。

3.3分級數據合路模塊
　　根據系統要求，輸出的數據形式多樣，首先要能將速率180Msps、位寬16位的AD數據或者8路衛星信號處理后數據輸出。其次，8路處理后數據可以是DDC后輸出或者解調后輸出。DDC數據速率為4倍符號速率；解調數據等于符號速率。傳輸數據的數量不定、種類繁多、速率不定，且要求靈活可配。而輸出接口只有一個PCIE8X總線接口，此總線接口的特點是突發傳輸的效率比較低而連續傳輸的速度快效率高，總線對數據配給的效率有比較高的要求。這種情況下，無論是對資源的調配、邏輯設計的靈活性還是傳輸通道的高效性都提出了很高的要求。為此，我們設計了兩級的數據合路模塊，設計框圖如圖4所示。

第一級數據合路用于將8路處理后的衛星數據合成一路數據流。首先每一路處理模塊的輸出數據進入一個二選一，根據控制信號選擇輸出的是DDC數據或者解調后數據。組幀模塊用于對每路數據進行組幀用于在服務器端區分數據是哪一個處理模塊輸出的。設計中采用定長幀的方式，在幀頭設置標識字段指定數據的來源通路，幀長設定綜合考慮FPGA的RAM資源和PCIE的傳輸效率。后續傳輸都是以一幀作為基本單元。組幀后將數據輸入一級FIFO。FIFO由FPGA的BRAM資源構成，用于將不同速率的處理數據統一到一個高速率的傳輸接口，同時保證在后續傳輸其他通路數據時，本通路數據不會丟失。數據選擇模塊用于整合所有通路的數據到一個數據流。當任一通路的一級FIFO中積累一幀數據時，觸發該模塊進行數據傳輸。該模塊的輸入和輸出帶寬都大于任一處理模塊輸出數據流的8倍，確保整個數據通路不存在帶寬不足的問題。

第二級數據合路用于選擇是AD數據或者處理后數據，并與PCIE接口對接。該部分由一個二選一和FIFO組成。FIFO用于將數據展寬至64位，并且為保證PCIE的傳輸效率，只有當第二級FIFO內的數據達到一定的閾值時才進行數據傳輸。閾值的設定值遠大于PCIE的packet有效載荷，從而保證PCIE可進行連續的數據傳輸。

四、測試結果和分析

　　根據邏輯資源的使用情況，最終FPGA使用Virtex-5系列的XC5VSX95T實現。最終FPGA資源使用情況如表1所示。通過實際衛星信號對部分解調性能進行測試，具體結果見表2。均接近或達到原有解調器的性能指標。

經測試，整個系統的功能性能完全達到了設計要求，并且在FPGA資源的使用上還有余量，可以進一步優化，增加處理通路數量或者提高解調處理的性能。

五、結束語

　　本文利用軟件無線電思想，提出了一種基于FPGA的多路衛星信號處理系統的實現方案，并進行了設計驗證。

最終實驗結果表明該方案完全實現預期目標。并且由于FPGA設計的靈活性和可擴展性，使得該方案較傳統單路解調器有較大優勢。在衛星信號處理領域有一定的應用前景。