隨著時鐘抖動增加，目標采樣信號功率的某些部分將以快速傅里葉變換(FFT)散布到其分立頻點外，隨后將變為噪聲功率的一部分。這是因為時鐘信號相位噪聲附近的信號的采樣時間不理想。圖2顯示了相位噪聲“波裙”如何從頻域中的理想目標信號泄放功率的直觀示例。

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圖3

以1 GSPS工作的ADC的理想NSD性能受rms編碼時鐘抖動限制。時鐘的均方根抖動可能會限制ADC在更高輸入頻率下的動態范圍。

要得到ADC的總SNR下降值，應計算抖動噪聲功率和ADC在目標信號頻率下的標準SNR的和的平方根。當ADC采樣時鐘抖動足夠低時，SNRadc = SNR下降，因為轉換器的內部孔徑抖動和非線性將限制其SNR。相反地，抖動逐漸增大的采樣時鐘將最終變成ADC SNR性能的限制因素。這會越來越明顯，因為目標信號的頻率更高。所有可實現ADC的輸出噪聲受SNR性能限制。隨著輸入電平增大或減小，抖動噪聲分量將相應地變化。

ADC的NSD可通過將ADC的滿量程輸入功率減去噪聲功率的SNR下降值計算出，SNR下降值是奈奎斯特頻率的函數。通過下式可得出此值。

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圖4

此圖顯示了一個14位寬帶轉換器，該轉換器在低模擬輸入頻率(<100 MHz)下被內部ADC量化和線性限制為–155 dBFS/Hz NSD，無論外部均方根時鐘抖動是否達到200 fs。這種情況下，系統時鐘抖動將根據其均方根幅度確定高模擬輸入頻率(>100 MHz)下的NSD性能。

例如，圖4顯示了寬輸入帶寬具有多種時鐘抖動的14位1 GSPS ADC的NSD影響。對10 MHz至100 MHz的信號進行采樣時，即使200 fs的極高時鐘抖動也不會明顯削弱ADC的NSD性能(–155 dBFS/Hz)。但是，對1 GHz或2 GHz的輸入信號進行采樣時，與低rms時鐘抖動相比，該時鐘的200 fs 均方根抖動將明顯限制ADC性能。對2 GHz信號進行采樣時，200 fs的均方根抖動將導致與目標信號功率相關的ADC噪聲增大12 dB (與50 fs的均方根時鐘抖動相比)。

部分GSPS ADC可使快速輸入時鐘倍數在ADC內部分割，以得出實際的采樣時鐘。在這種情況下對ADC使用更高速率的采樣時鐘的優勢和劣勢是什么？

與僅允許一個選項以1×實際采樣速率輸入時鐘頻率不同，部分ADC允許使用更高倍率的時鐘速率，例如2×、4×或8×采樣速率。然后可對ADC進行配置，將更高頻率的時鐘從內部分割為將模擬信號采樣到ADC的更低時鐘倍率。此類配置有幾個優點。

第一個優點就是系統板現可使用相同的硬件和時鐘解決方案應付多個采樣速率。在這種情況下，使用較快或較慢采樣速率只需要略微更改ADC的軟件寄存器即可。例如，以最高時鐘速率使用ADC的電氣測試和測量解決方案，如數字采樣示波器，現在只需觸摸GUI按鈕，就能為最終用戶提供多種采樣速率選項。如此，還可對僅存在軟件版本差異的相同電路板進行市場細分。提供此特性的兩種ADC為AD9680和AD9234，即分別具有14位和12位分辨率的1 GSPS轉換器。

第二個優點是，與使用更低的1×采樣速率相比，使用更高時鐘頻率的ADC性能更高。更高頻率的時鐘提供更快的信號壓擺率，因此本身具有更精確的邊沿和更低的抖動。如前所述，假設ADC抖動不是限制性能的因素，則更低抖動的時鐘本身可實現更低的NSD和更高的SNR。

第三個優點是，可消除計時裝置和板上走線的一個附加時鐘頻率。這使得系統能夠以更小的時鐘信號倍數工作，并且降低了整體計時復雜性。RF時鐘信號可能被用作允許較慢采樣時鐘使用內部分割功能的部分ADC的輸入。

這種采樣配置的一個潛在難題是需要確定能夠在增大的頻率倍數下實現低抖動的實際計時裝置。由于具有更高頻率、性能和通道數的時鐘解決方案已經發布并應用于系統板，此難題在某種程度上已經緩和。但是，對更高采樣速率轉換器和復雜配套時鐘裝置的無止境需求依然沒有減少。

我該如何從時鐘裝置獲取頻域相位噪聲曲線并確定特定ADC采樣時鐘頻率的時域均方根抖動？

盡管這兩者描述了同樣的現象，但將時鐘的相位噪聲與特定抖動值相關聯可能有點違反常理。雖然這兩者相關聯，但工程師需要跨越頻域和時域鴻溝才能進行對應。相位噪聲曲線在頻域中繪制，而時鐘信號的均方根抖動分量反映為時域值。