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如下圖： 圖1 對應的時鐘與BPS的關系以及發(fā)送的邏輯 圖2 對應的數據與BPS的對應關系 圖3要求的循環(huán)發(fā)送以及時間 對應的具體代碼段如下： module UART_transmit( input wire clk, input wire rst_n, input wire [7:0] data,//外部輸入需要發(fā)送的數據 output reg uart_tx, output reg led ); parameter CNT_1S_MAX= 26\'d50_000_000 - 1; parameter BPS_CNT_MAX = 16\'d5208 - 1; //波特率的周期 reg [25:0] counter1; reguart_state; // 0 busy 1 free reg [3:0]bit_counter; reg [15:0] bps_counter; regbit_flag; reg [7:0]data_req; //對應的1S計數 always @(posedge clk or negedge rst_n) if( rst_n == 1\'b0 ) counter1 <= 26\'b0; else if( counter1 == CNT_1S_MAX ) counter1 <= 26\'b0; else counter1 <= counter1 + 1\'b1; //UART發(fā)送狀態(tài)使能模塊 always @(posedge clk or negedge rst_n) if( rst_n == 1\'b0 ) uart_state <= 1\'b0; else if( counter1 == CNT_1S_MAX || (bit_counter == 4\'d10 && bps_counter == BPS_CNT_MAX) ) uart_state <= ~uart_state; else uart_state <= uart_state; //鎖定外部輸入的發(fā)送數據 always @(posedge clk or negedge rst_n) if( rst_n == 1\'b0 ) data_req <= 8\'b0; else if( counter1 == CNT_1S_MAX ) data_req <= data; else data_req <= data_req; //生成波特率發(fā)送信號 always @(posedge clk or negedge rst_n) if( rst_n == 1\'b0 ) bps_counter <= 16\'b0; else if( uart_state == 1\'b1 )begin if ( bps_counter == BPS_CNT_MAX ) begin bps_counter <= 16\'b0; end else bps_counter <= bps_counter + 1\'b1; end else bps_counter <= 16\'b0; //單位數據發(fā)送的標志信號 always @(posedge clk or negedge rst_n) if( rst_n == 1\'b0 ) bit_flag <= 1\'b0; else if( bps_counter == 16\'d2603 ) bit_flag <= 1\'b1; else bit_flag <= 1\'b0; //bit計數 always @(posedge clk or negedge rst_n) if( rst_n == 1\'b0 ) bit_counter <= 4\'b0; else if( uart_state == 1\'b1 ) begin if( bit_flag == 1\'b1 ) bit_counter <= bit_counter + 1\'b1; else if( bit_counter == 4\'d10 && bps_counter == BPS_CNT_MAX ) bit_counter <= 4\'b0; end else bit_counter <= 4\'b0; //逐位發(fā)送數據 always @(posedge clk or negedge rst_n)begin if( rst_n == 1\'b0 )begin uart_tx <= 1\'b1; end else begin case( bit_counter ) 0 : uart_tx <= 1\'b1; 1 : uart_tx <= 1\'b0; 2 : uart_tx <= data_req[0]; 3 : uart_tx <= data_req[1]; 4 : uart_tx <= data_req[2]; 5 : uart_tx <= data_req[3]; 6 : uart_tx <= data_req[4]; 7 : uart_tx <= data_req[5]; 8 : uart_tx <= data_req[6]; 9 : uart_tx <= data_req[7]; 10: uart_tx <= 1\'b1; default : uart_tx <= 1\'b1; endcase end end //變更LED狀態(tài) always @(posedge clk or negedge rst_n) if( rst_n == 1\'b0 ) led <= 1\'b0; else if( bit_counter == 4\'d10 && bps_counter == BPS_CNT_MAX ) led <= ~led; else led <= led; endmodule 對應的測試用的code，如下： `timescale 1ns/1ns module tb_UART_transmit(); //****************** Parameter and Internal Signal *******************// //wire define wireled; wireuart_tx; //reg define reg clk; reg rst_n; reg [7:0] data; //***************************** Main Code ****************************// initial begin rst_n <= 1\'b0; data<= 8\'b1010_1010; #201 rst_n <= 1\'b1; #300_000_00; data<= 8\'b0101_0101; #300_000_00; $stop; end // creator clk initial clk = 1\'b1; always #10 clk <= ~clk; defparam UART_transmit_inst.CNT_1S_MAX= 26\'d500_000 - 1; //*************************** Instantiation **************************// UART_transmitUART_transmit_inst ( .clk ( clk), .rst_n( rst_n), .data( data ), .led ( led ), .uart_tx ( uart_tx ) ); endmodule 對應的仿真圖，如下：

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