最近公司承接了一個車載視頻拼接的項目，該項目使用到了LVDS高速接口和DDR3接口，攝像頭采集的視頻圖像數據需要先存入DDR3中然后與通過LVDS傳輸的主機視頻數據進行拼接輸出，最終在屏幕上顯示畫中畫的效果。在調試DDR3的過程中，我有一些使用心得，特分享給大家。

在之前的文章中我已經介紹過Lattice DDR3的IP核生成使用方法，以及接口信號。也許有許多人不是很明白，明明有DDR3的IP核，為什么還要添加這么一個接口模塊，添加了這么一個接口模塊主要是用來做什么，需要它設計哪些信號?

要想解決這些疑問，我們就需要先搞清楚DDR3 IP核究竟是用來做什么的。首先我們先明白這樣一個概念：DDR3是一個FPGA片外的一個設備，就像我們用FPGA控制led燈的亮滅一樣，我們通過引腳將FPGA與led燈連接起來，并且引腳信號是用工程中設置的輸入輸出來控制。也就是說，雖然一個工程中有許多個模塊，每個模塊間又有各種各樣的輸入輸出，但是這些信號都只是在FPGA內部，由FPGA產生并控制的內部信號，工程真正的輸入輸出是FPGA外部器件通過引腳連接傳遞的信號。若我們使用FPGA控制外設接口工作，最起碼需要有一個輸入時鐘(由FPGA外部晶振產生)以及與外設相連的輸出信號(有的情況下沒有異步復位輸入也是可以工作的)，那么這個時鐘以及輸出信號就是FPGA的I/O口。同樣的，在我們調試DDR3的過程中，我們需要的I/O就是時鐘以及復位信號，還有就是與DDR3硬件的連接處I/O口。我們先來看一下數據手冊上DDR3 IP核控制框圖，如下所示。

圖1 DDR3控制框圖

圖中用紅線標記起來的地方就是FPGA與外部DDR3通過引腳連接的接口信號，如果我們通過FPGA內部產生數據并將其送入DDR3中后讀出，就是通過這些引腳來傳輸信號的。我們使用SDRAM進行存儲，是直接控制這些輸出信號如CAS、RAS、CKE等控制SDRAM讀寫以及其他各操作的，如下圖就是SDRAM的輸出控制信號，通過FPGA內部設計CS、RAS、CAS、WE這些信號，可以讓SDRAM實現對應的操作。比如我們設計一個SDRAM讀操作，那么我們就需要設計CS、RAS、CAS、WE分別為0、1、0、1，SDRAM通過引腳接收到這些信號，便會產生對應的操作，即打開一個新的列地址并開始一個新的突發讀操作。

圖2 SDRAM輸出控制指令

與設計SDRAM接口不同的是，我們在使用DDR3時，是不需要我們親自設計這些輸出信號， 因為我們調用的DDR3 IP核已經幫我們內部封裝好了這些指令，我們需要設計的是輸入IP核的那部分接口信號，來告訴IP核我們想讓DDR3進行工作的模式以及需要DDR3進行的操作。在設計這個接口模塊的時候，我們需要設計的就是圖1左側接口的那部分信號，各信號的功能以及時序在數據手冊上有詳細的說明(在我前面的文章中也有詳細的介紹)，這需要我們一邊對照著數據手冊一邊進行設計，具體的設計方法我將會在接下來的文章中繼續介紹。

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審核編輯：湯梓紅