本文主要介紹使用 Vivado 仿真器進行混合語言仿真的一些要點。

仿真過程中混合語言的限制

VHDL 設計可以實例化 Verilog/System Verilog (SV) 模塊，而 Verilog/SV 設計則可以實例化 VHDL 組件。 基于組件實例化的的默認綁定可用于將 Verilog/SV 模塊綁定至 VHDL 組件。 具體而言，在 VHDL 組件中實例化的 Verilog/SV 模塊不支持配置規范和直接實例化。 不支持 VHDL 與 Verilog 的任何其它類型的混用，例如調用 Verilog 函數的 VHDL 進程。

Verilog/SV 模塊的邊界上允許 VHDL 類型、通用參數和端口的子集。 同樣，VHDL 組件的邊界也允許 Verilog/SV 類型、參數和端口的子集。 支持的數據類型可以在 (UG900) Vivado Design Suite 用戶指南：邏輯仿真中找到。

注意：不支持將整個 VHDL 記錄對象連接至 Verilog 對象。 但是，支持類型的 VHDL 記錄元件可以連接至兼容的 Verilog 端口。

Verilog/SV 層級參考無法引用 VHDL 單元，VHDL 擴展或選定名稱也無法引用 Verilog/SV 單元。 但 Verilog/SV 單元可以使用 Verilog 層級參考穿越中間 VHDL 實例進入另一個 Verilog/SV 單元。

綁定和搜索規則

當在 VHDL 架構中的 Verilog/SV 模塊或 Verilog/SV 模塊中實例化 VHDL 組件時，xelab 命令會執行以下任務：

首先搜索與實例化設計單元相同的語言單元。

如果沒有找到相同語言的單元，則 xelab 會在 -L 選項指定的庫中搜索跨語言設計單元。

搜索順序與 xelab 命令行上的庫出現的順序相同。

注意：在使用 Vivado IDE 時，會自動指定庫搜索順序。 用戶無需干預，也無法干預。

混合語言組件的實例化

在 VHDL 設計單元中實例化 Verilog 模塊：
1. 以相同名稱斷言 VHDL 組件，并使用與要實例化的 Verilog 模塊相同的實例。
2. 使用命名或位置關聯來實例化 Verilog 模塊。

在 Verilog/SV 設計單元中實例化 VHDL 組件：
要在 Verilog/SV 設計單元中實例化 VHDL 組件，請像 Verilog/SV 模塊那樣實例化 VHDL 組件。
為確保您正確匹配端口類型，請查看 (UG900) Vivado Design Suite 用戶指南：邏輯仿真中的“端口映射”和“支持的端口類型”表