淺談Ultrascale、Ultrascale+ Serdes與7 Series GTX/GTH的區別

在Serdes流行之前，芯片之間的數據傳輸主要靠低俗串行接口和并行接口（包含源同步接口和異步接口），存在諸如傳輸速率低、占用IO數量多、硬件連接復雜化等弊端。Serdes的出現簡化了數據傳輸接口的硬件設計，大大提升了數據傳輸的速率和帶寬效率。

Xilinx FPGA自Virtex-2 Pro系列開始集成最高支持2.488Gbps線速率的RockitIO MGT和最高支持6.25Gbps線速率的RockitIO-X MGT，之后的FPGA產品系列中集成的Serdes也在不斷演進，到如今在眾多用戶的量產設計中使用的Ultrascale和Ultrascale+系列FPGA，已經集成了最高支持16.3Gbps線速率的GTH、最高支持32.75Gbps線速率的GTY和最高支持58Gbps線速率的GTM，更是在7nm Versal系列FPGA中集成了最高支持112Gbps線速率的GTM（Combine模式）。

今天我們來聊一聊7 Series、Ultrascale系列GTH與Ultrascale+ GTY的內部區別，Serdes的內部結構和工作原理不在本文中討論，各種高速串行協議和接口也不在本文中討論。

我們簡單整理了一下主要區別點如下：

1. 在GTH中留給用戶邏輯接口的interface data width最大可以到80bit，但是GTH內部的internal data width最大只能支持到40bit，我們知道Serdes線速率和internal data width、編碼方式、txusrclk2/ rxusrclk2是線性比例關系，隨著Serdes支持最高線速率的提升，越來越高的txusrclk2/ rxusrclk2時鐘頻率將會使邏輯時序的收斂成為一個突出的問題，在Ultrascale+ GTY內部支持了最高80bit internal data width，方便用戶在時序收斂容易實現的頻率做到更高的Serdes線速率；

2. 高速信號在硬件鏈路中傳輸時，越來越高的線速率和愈加復雜的應用場景，對于Serdes RX端均衡器的能力要求也相應增加，Ultrascale+ GTY內部支持了15階可配置為自適應模式的DFE，對于高線速率、高損耗鏈路的應用場景，接收端均衡能力有著更好的性能；

3. 在7 Series的GTH Quad中，在一個GTH Quad內有四個CPLL和一個QPLL，而在Ultrascale的GTH Quad中、Ultrascale+的GTH Quad中、Ultrascale+的GTY Quad中，則變成了四個CPLL和兩個QPLL，QPLL具備更好的Jitter性能和更高的頻率支持，增加一個QPLL可以更好地應對在一個GTH/GTY Quad內設計多種高速串行協議的應用場景和使用多種線速率的應用場景；

4. 在7 Series的GTX/GTH時，一對參考時鐘輸入最多可以驅動上下相鄰的三個GTX/GTH Quad，共計12個Serdes；而在Ultrascale和Ultrascale+的GTH/GTY時鐘結構中，一對參考時鐘輸入最多可以驅動上下相鄰的五個GTH/GTY Quad，這種新的時鐘走線結構在Channel Bonding和multi-lane數據對齊的時候會更加方便；

7 Series GTREFCLK驅動范圍

Ultrascale & Ultrascale+ GTREFCLK驅動范圍

5. 在7 Series的GTX/GTH時，參考時鐘輸入PIN只可以用作時鐘輸入，而在Ultrascale的GTH和Ultrascale+的GTH/GTY中，參考時鐘輸入PIN還可以配置作為本Quad內任一個GTH/GTY的恢復時鐘RXRECCLK的輸出PIN，此輸出時鐘可以再作為其他GTH/GTY Quad的參考時鐘輸入，在某些應用場景下可以簡化Serdes的參考時鐘網絡設計；

6. 在Serdes一些常用調試觀測端口的命名上，Ultrascale GTH、Ultrscale+ GTH/GTY與7 Series GTX/GTH有一些變化，信號端口的具體含義對應如下；

　　審核編輯：湯梓紅

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