半導體行業(yè)面臨的一個挑戰(zhàn)是，傳統(tǒng)的縮放本身不足以推動先進節(jié)點的性能改進和尺寸減小。盡管半導體制造商在其設(shè)計過程中會做出略微不同的權(quán)衡，但它們最終非常相似，因為它們使用相同的設(shè)備和材料。本文著眼于積極的設(shè)計技術(shù)協(xié)同優(yōu)化 (DTCO) 如何推進 3 納米技術(shù)節(jié)點設(shè)計。實際制造商流程的數(shù)字可能與本示例中的數(shù)字不完全相同，但它們會很接近。

以下是規(guī)則：從 5 nm 到 3 nm，接觸多晶硅間距 (CPP) 不能減小；它保持在 42 nm。然而，金屬間距從 32 nm 縮小到 21 nm。總體而言，我們希望遵循摩爾定律——每個新技術(shù)節(jié)點的組件面積減少 50%。這不能通過使用傳統(tǒng)方法來實現(xiàn)，在傳統(tǒng)方法中，我們擴展流程，然后將 50% 的小設(shè)計規(guī)則扔給設(shè)計組。它需要使用激進的 DTCO，這意味著對縮小標準單元和內(nèi)存大小的過程進行更改。

從 7 nm 到 5 nm，間距縮放為 35%。通過添加自對準柵極觸點 (SAGC)，它可再減少 15%，達到所需的 50% 目標，同時保持 6.5 軌 (T) 標準單元庫。但這是一次性的事情。我們必須堅持使用 SAGC，但這并沒有提供任何額外的擴展。例如，設(shè)計人員需要考慮哪些工藝特性和縮放助推器會通過切割一條或多條軌道來降低標準單元的高度。

對于 6.5-T 標準單元庫，一個半軌道用于電源和接地，另外五個是用于信號的中端互連軌道。第一個挑戰(zhàn)是將需求減少到僅四個中間金屬 (MINT) 軌道。

挑戰(zhàn)在于，當最低的 MINT 層需要連接上兩個軌道和下兩個軌道（但顯然不是將所有四個軌道連接在一起）時，每個單元的中間都有一個非常緊密的切口。該過程需要通過間隔定義的切割來增強，因為傳統(tǒng)的光刻無法提供所需的精度。該間隔物定義的切割是縮放助推器的一個示例。

但是這個行業(yè)能走多低呢？是否有可能只使用三個 MINT 曲目？如果設(shè)計人員堅持使用標準的雙鰭晶體管，答案是否定的，因為雙鰭 P 晶體管和雙鰭 N 晶體管都沒有空間。但是，單個 FinFET 確實沒有足夠的電流驅(qū)動，因此由此產(chǎn)生的性能將遜色于上一代工藝，這是朝著錯誤的方向發(fā)展。

然而，環(huán)柵 (GAA) 晶體管結(jié)構(gòu)有很多前景。大多數(shù)制造商似乎正在探索的方法是三層堆疊納米片。三層堆疊的納米片具有三個穿過柵極的通道，它們不是圓形的，而是扁平成橢圓形（盡管“片”這個名字使它聽起來更像一張紙，而不是稍微扁平的線）。這種方法提供了比上一代更多驅(qū)動的所需特性，但僅在單鰭鰭式場效應晶體管的區(qū)域內(nèi)。這有可能讓設(shè)計人員從單元中消除更多的軌道，但這需要對過程進行更多的調(diào)整——另一個縮放助推器。

GAA 水平納米片與四個 MINT 軌道標準單元一樣，當使用 GAA 晶體管結(jié)構(gòu)時，單元的中心部分存在挑戰(zhàn)。設(shè)計人員需要將 M0A 延伸到單元的中間，以便 P 晶體管結(jié)構(gòu)可以連接到 N 晶體管。但這樣做的唯一方法是創(chuàng)建一些非常緊密的交錯切割，這需要特殊處理，因為兩個切割不能同時進行。

像這樣的微小單元的另一個問題是可能沒有足夠的路由資源。通過一些縮放助推器，電池是可制造的。如果設(shè)計人員只查看單個單元，則似乎有足夠的路由資源供路由器拾取信號。現(xiàn)實中是沒有的，而且當設(shè)計者進行布線實驗時，會出現(xiàn)擁塞。另一個縮放助推器來救援：supervias。超通孔從多晶硅層一直延伸到第一金屬層，跳過了 MINT 層。通過超級過孔和少量單元重新設(shè)計，布線問題就消失了。

在此過程中，還有一些不需要縮放助推器幫助的進一步可能性，即使一些細胞的高度增加一倍甚至三倍。這對于諸如 D 觸發(fā)器 (DFF) 等更復雜的觸發(fā)器尤其重要，因為資源有限，只有三個 MINT 軌道，如果在單行中實現(xiàn)，最終會成為非常長的標準單元。

如果設(shè)計人員可以在雙排甚至三排中實現(xiàn) DFF 和其他大型標準單元，則使用的面積會小得多。當然，貼片機需要迎接挑戰(zhàn)，具備在同一區(qū)域內(nèi)放置多高度標準電池的能力。路由器需要能夠?qū)⑺鼈冞B接起來，但這只是一個小的調(diào)整。

為了達到 5 nm（盡管有些公司稱其為 7 nm，這可能會讓人感到困惑），設(shè)計人員從傳統(tǒng)的間距縮放中獲得了 35% 的間距減小，并且通過在具有 SAGC 的有源柵極上增加了 15% 的間距。

然后，為了降低到 3 nm，設(shè)計師再次獲得 35% 的間距縮放。但是設(shè)計人員需要通過從單元中切割出一條軌道并使用超級通孔和間隔物定義的切割來獲得另外 15% 的減少。對于 FinFET，這可能是我們能做的最好的事情。但是，如果設(shè)計人員采用新的器件架構(gòu)（或者可以使用單個鰭片），則可以消除另一條軌道以進一步減少 15%。然后，設(shè)計師最終得到一個 42 nm 的 CPP、一個 21 nm 的金屬間距和一個 4.5-T 標準單元庫。

該行業(yè)距離最終確定 3 納米工藝還有幾年的時間，更不用說將其量產(chǎn)了。但與此同時，可以進行包括構(gòu)建測試芯片在內(nèi)的實驗，以幫助做出更明智的決策。與十年前不同，當流程最終確定然后交給設(shè)計人員時，保持縮放繼續(xù)進行的唯一方法是通過 DTCO 一起優(yōu)化設(shè)計和流程，因為僅線性縮放是不夠的。

在 3 nm 處，可以合理地猜測布線密度通常會降低 50%，速度會提高 15% 到 20%，或者可以將速度提高視為在相同性能下功率大幅降低。

觀察高級節(jié)點開發(fā)繼續(xù)展開將會很有趣。

審核編輯 黃昊宇