SN65LVDS96 Serdes（串行器/解串器）接收器

數(shù)據(jù)： LVDS Serdes Receiver 數(shù)據(jù)表

描述

SN65LVDS96 LVDS serdes（串行器/解串器）接收器包含三個串行輸入7位并行移位寄存器，一個7×?xí)r鐘合成器和四個單個集成電路中的低壓差分信號（LVDS）線路接收器。這些功能允許從兼容的發(fā)送器（例如SN65LVDS95）接收同步數(shù)據(jù)，通過四個平衡對導(dǎo)線，并以較低的傳輸速率擴(kuò)展到21位單端LVTTL同步數(shù)據(jù)。

接收時，接收高速LVDS數(shù)據(jù)并以LVDS輸入時鐘（CLKIN）的七倍速率加載到寄存器中。然后以CLKIN速率將數(shù)據(jù)卸載到21位寬的LVTTL并行總線。鎖相環(huán)時鐘合成器電路為內(nèi)部時鐘產(chǎn)生7×?xí)r鐘，為擴(kuò)展數(shù)據(jù)產(chǎn)生輸出時鐘。 SN65LVDS96在輸出時鐘（CLKOUT）的上升沿提供有效數(shù)據(jù)。

SN65LVDS96僅需要四個線路終端電阻用于差分輸入，很少或不需要控制。數(shù)據(jù)總線在發(fā)送器的輸入端和接收器的輸出端看起來相同，數(shù)據(jù)傳輸對用戶是透明的。唯一的用戶干預(yù)是可以使用關(guān)閉/清除（ SHTDN ）低電平有效輸入來禁止時鐘并關(guān)閉LVDS接收器以降低功耗。該信號的低電平將所有內(nèi)部寄存器清零至低電平。

SN65LVDS96的特點(diǎn)是在-40°C至85°C的環(huán)境空氣溫度下工作。

特性

3:21數(shù)據(jù)通道壓縮高達(dá)1.428千兆位/秒吞吐量
適用于點(diǎn)對點(diǎn)具有極低EMI的子系統(tǒng)通信
3個數(shù)據(jù)通道和時鐘低壓差分通道以及21個數(shù)據(jù)和時鐘低壓TTL通道輸出
采用3.3 V單電源供電和250 mW（典型值）
5-V容差 SHTDN 輸入
上升時鐘邊沿觸發(fā)輸出
總線引腳容許4-kV HBM ESD
采用20 mil端子間距的薄收縮小外形封裝，
禁用時消耗<1 mW
寬鎖相輸入頻率范圍20 MHz至68 MHz
PLL無需外部元件
輸入符合或超過ANSI EIA /TIA-644標(biāo)準(zhǔn)的要求< /li>
工業(yè)溫度合格T _A = -40°C至85°C
更換DS90CR216

<小>

參數(shù) 與其它產(chǎn)品相比?SerDes/信道鏈路

?
Protocols
Function
Parallel Bus Width (bits)
Compression Ratio
ESD (kV)
Input Compatibility
Output Compatibility
Supply Voltage(s) (V)
Data Throughput (Mbps)
Rating
Operating Temperature Range (C)
Package Group
Package Size: mm2:W x L (PKG)
Pin/Package
?

SN65LVDS96
Channel-Link I ? ?
Deserializer ? ?
21 ? ?
21 to 3 ? ?
4 ? ?
LVDS ? ?
LVTTL ? ?
3.3 ? ?
1428 ? ?
Catalog ? ?
-40 to 85 ? ?
TSSOP ? ?
48TSSOP: 101 mm2: 8.1 x 12.5(TSSOP) ? ?
48TSSOP ? ?