具有清零和預置端的施密特觸發(fā)輸入雙路負邊沿觸發(fā)式 D 型觸發(fā)器
| Number of channels (#) | 2 |
| Technology Family | HCS |
| Supply voltage (Min) (V) | 2 |
| Supply voltage (Max) (V) | 6 |
| Input type | Schmitt-Trigger |
| Output type | Push-Pull |
| Clock Frequency (Max) (MHz) | 65 |
| IOL (Max) (mA) | 7.8 |
| IOH (Max) (mA) | -7.8 |
| ICC (Max) (uA) | 2 |
| Features | Balanced outputs, High speed (tpd 10-50ns), Positive input clamp diode |
- 寬工作電壓范圍：2V 至 6V
- 施密特觸發(fā)輸入可實現(xiàn)慢速或高噪聲輸入信號
- 低功耗
- ICC 典型值為 100nA
- 輸入泄漏電流典型值為 ±100nA
- 電壓為 6V 時，輸出驅(qū)動為 ±7.8mA
- 工作環(huán)境溫度范圍：–40°C 至 +125°C，TA
該器件包含兩個獨立的 D 型正緣觸發(fā)觸發(fā)器。所有輸入均包括施密特觸發(fā)，可實現(xiàn)慢速或高噪聲輸入信號。將預設 (PRE) 輸入設為低電平，會輸出高電平。將清零 (CLR) 輸入設為低電平，會重新輸出低電平。預設和清零功能是異步的，并且不依賴于其他輸入的電平。當 PRE 和 CLR 處于非活動狀態(tài)（高電平）時，數(shù)據(jù) (D) 輸入處滿足設置時間要求的數(shù)據(jù)將傳輸?shù)綍r鐘 (CLK) 脈沖正向緣上的輸出（Q，Q）處。時鐘觸發(fā)在一定電壓電平下發(fā)生，并且不與輸入 (CLK) 信號的上升時間直接相關。經(jīng)過保持時間間隔后，可以更改數(shù)據(jù) (D) 輸入處的數(shù)據(jù)而不影響輸出（Q，Q）處的電平。
