LinkedIn引言

pxi是pci extensiON for inSTrumentation的縮寫，是為了將pci總線擴(kuò)展到測試儀器領(lǐng)域而推出的以pci計(jì)算機(jī)局部總線為基礎(chǔ)的模塊儀器結(jié)構(gòu)。pxi相對于cpci系統(tǒng)的一個(gè)重要特點(diǎn)是定義了8根觸發(fā)總線，這可以實(shí)現(xiàn)系統(tǒng)中各模塊間的同步和通信。

pxi觸發(fā)總線規(guī)范

pxi總線規(guī)范（pxi hardware specification）的內(nèi)容根據(jù)強(qiáng)制性的強(qiáng)弱，被分為三個(gè)等級，分別是：第一級是定則，第二級是推薦，第三級是容許。根據(jù)pxi硬件規(guī)范的要求，本觸發(fā)總線接口的設(shè)計(jì)實(shí)現(xiàn)了規(guī)范中所定義的如下定則和推薦。

定則1：上電復(fù)位時(shí)，pxi_trig［0:7］驅(qū)動(dòng)線及驅(qū)動(dòng)源必須保持為高阻狀態(tài)，直到由軟件配置為輸入或者輸出。

定則2：pxi_trg［7：0］的i/o緩沖器應(yīng)當(dāng)遵循如表1所示的直流（dc）協(xié)議。

推薦1：接受或者發(fā)送觸發(fā)信號的模塊應(yīng)該跟系統(tǒng)中別的7個(gè)模塊互連，任何一個(gè)模塊都可以作為觸發(fā)信號的發(fā)送或者接受端。

推薦2：在觸發(fā)應(yīng)用中，如果一個(gè)模塊接入某觸發(fā)總線的子系統(tǒng)中，則它應(yīng)該跟背板的pxi_star和pxi_trg［0:n-2］管腳相連，這里n是觸發(fā)總線的數(shù)目，第n－1根總線一般用來傳輸時(shí)鐘信號。

推薦3：為了避免輸入浮置，pxi模塊的接口各觸發(fā)總線輸入端可以接一上拉電阻對其進(jìn)行上拉。

推薦4：觸發(fā)總線上的電平有可能是中間電平（vol

pxi觸發(fā)接口實(shí)現(xiàn)原理圖

這里只給出一路觸發(fā)總線實(shí)現(xiàn)的原理圖，由于8路觸發(fā)總線之間是獨(dú)立工作的，因此，每一路都可以用同樣的原理來實(shí)現(xiàn)，只是實(shí)際應(yīng)用中，8路信號可以共用一些控制線而已。一路觸發(fā)總線接口的原理如圖1所示。

圖1所示，由n1、n2、r1、r2組成了門電路施密特觸發(fā)器，其原理圖如圖2所示。

圖2所示，vi為觸發(fā)器輸入端，vo為輸出端，vo為反相輸出端口，g1、g2為兩個(gè)反相器，其閾值電壓vth＝0.5vdd，且電阻r1

圖1中，由t1、t2、n3和n4構(gòu)成輸入/輸出控制部分，當(dāng)ioc＝1時(shí)，t1導(dǎo)通，t2截止，接口工作在輸入狀態(tài)，由別的模塊送來的觸發(fā)信號送入施密特觸發(fā)器進(jìn)行觸發(fā)；當(dāng)ioc＝0時(shí)，t1截止，t2導(dǎo)通，接口工作在輸出狀態(tài)，觸發(fā)信號通過本接口輸出送到別的模塊進(jìn)行觸發(fā)同步。

圖1中，由t3和t4組成了一個(gè)三態(tài)輸入/輸出門，當(dāng)系統(tǒng)上電復(fù)位時(shí)，gate輸入低電平，兩個(gè)三態(tài)門均處于高阻態(tài)，直到復(fù)位結(jié)束，由軟件控制gate信號線變?yōu)楦唠娖剑龖B(tài)門導(dǎo)通，接口處于正常的輸入/輸出狀態(tài)。

該觸發(fā)總線接口可以通過對cpld器件進(jìn)行編程來實(shí)現(xiàn)，直接使用原理圖方式輸入。為了滿足如上所述定則2中關(guān)于i/o緩沖器直流特性的要求，這里選用5v供電電源的cpld芯片。另外，由于電阻元件在cpld中不容易實(shí)現(xiàn)，可以采用外接電阻的方法，這也為選擇電阻參數(shù)提供了更多的自由。

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