1 引 言

INS／GPS組合導航系統在軍事領域和民用方面的運動載體中得到了廣泛應用。INS是組合導航系統中的核心部分，涉及多個陀螺儀、多個加速度計和溫度傳感器等眾多傳感器數據的采集與處理，同時對系統運算的實時性要求也很高。對于導航計算機系統的研究，許多學者做了大量有益的工作。傳感器數據采集現有方案大多采用一片多路△-∑結構的AD芯片采集6路慣性器件信號，這就造成6路信號的數據采集不能同時進行，在高動態下導致組合導航系統導航精度的下降。本文以TI公司生產的AD變換器AD1274和Altera公司生產的FPGA EPlS30位主選芯片，闡述了組合導航系統的實現方法。

2 數據采集

組合導航系統的傳感器包括3個低成本微機械陀螺儀（AD‘ADXRS150）、3個微機械加速度計（AD’ADXL210）、壓力傳感器（Motorola‘MPX4115A）、二軸磁羅盤（Honeywel’HMC1022）、一個溫度傳感器（TI‘TMP275）和GPS。對于這些傳感器需同時采樣，方能滿足組合導航系統的要求。本系統選用TI公司生產的高精度模數轉換器ADS1274。ADS1274是一款高性能的24位△-∑結構的AD轉換器，有4路同步采樣輸入通道，輸出有串行和并行兩種方式，如1所示。

本系統中共采用3片AD1274，一片用于3個陀螺儀信號的數據采集；另一片用于3個加速度計的數據采集；第三片用于2個磁方位傳感器、1個壓力傳感器的數據采集，溫度傳感器的輸出信號為數字信號，不需要進行模數變換。每一片均剩余一路AD，用于今后深入研究的冗余系統。

為了克服由于傳感器輸出信號數據采集時間上的不同步引起的導航計算偏差，除采用具有4通道同步采用的AD1274外，數據采集系統的控制采用具有并行機制的FPGA，芯片選用Altera公司的Cyclone低成本FPGA EP1C6Q240。

3 組合導航系統的設計

組合導航系統的功能包括：

數據采集 采集各種傳感器信號（陀螺儀、加速度計、磁羅盤、溫度計、氣壓高程等）；

預處理 采用數字濾波技術對采集到的傳感器信號進行預處理；

導航計算 利用導航算法進行數據融合處理；

輸出導航信息 將系統的位置、速度、姿態的功能信息輸出到運動載體控制系統，進行導航指示和運動控制。

導航計算和導航信息輸出采用TI的OMAP5912實現。組合導航系統原理如圖2所示。

OMAP5910是TI公司生產的雙核處理器，將TMS320C55XTMDSP內核與ARM9TDMI內核集成在單芯片上，實現了應用性能與低功耗的最佳組合。這種獨特的架構不僅提供了DSP的低功耗、實施信號處理功能，同時還提供了ARM的命令和控制功能。充分發揮了DSP進行加、乘運算的優勢，進行導航參數的實時運算，發揮ARM超強事務管理功能進行如導航數據的輸出、顯示、控制伺服機構等。

4 FPGA設計

4.1 FPGA邏輯設計

FPGA的主要工作在于：同步產生各ADC的工作時序；同步發送命令字；同步接收、數字濾波和存儲各ADC的轉換數據；提供與外部處理器的邏輯接口。FPGA內部的邏輯單元主要包括：狀態機（State）、ADC控制器、數字濾波器、RAM塊、接口單元等，對應的結構如圖3所示。

狀態機State是FPGA內部的控制單元，它按照固定的節拍周而復始地運行，并指揮著ADC控制器完成各種操作。根據FPGA對ADC數據發送和接收的不同過程，狀態機可分為不同的4個狀態周期。對于發送過程，其4個狀態周期依次為：建立周期、發送周期、采樣周期、轉換周期；對接收過程，其4個狀態周期依次為：建立周期、接收周期、存儲周期、空閑周期。由于發送和接收過程在時間上可以重疊，其狀態流程圖如圖4所示，其中Count的值是根據采樣頻率確定的，對不同的系統可參照選擇。

ADC控制器是FPGA內部的主要執行單元，它按照狀態機的節拍和狀態指示進行相應的工作。RAM是FPGA內部的數據存儲單元，用于存儲各ADC轉換的數據。接口單元是FPGA內部的功能協調單元，為外部處理器OMAP對FPGA的訪問提供橋梁，當OMAP向FPGA寫入ADC初始化配置字時，接口單元將配置字送往ADC控制器，同時復位狀態機；當OMAP讀取FPGA內部RAM塊的數據時，接口單元對外部處理器的訪問地址進行譯碼，選中對應的RAM塊，將訪問的數據送到外部處理器的總線上。

對于低成本微機械陀螺儀和加速度計，由于微慣性儀表技術不很成熟，在性能和精度上仍存在不足，如數據輸出中存在野值現象和較大漂移，嚴重影響了系統的正常工作和精度，因此在進行組合導航數據融合算法之前，有必要對微機械傳感器（陀螺儀、加速度計、壓力傳感器等）輸出的數據進行預處理。本系統采用文獻介紹的方法利用FPGA設計FIR濾波器?？紤]總體要求，數字濾波器設計指標：通頻帶0～20 Hz；通帶衰減不大于-3 dB；過渡帶寬5 Hz；阻帶內最小衰減不小于-20 dB；采用頻率100 Hz。

FPGA通過這些內部結構單元的協調工作，來完成對各ADC數據的同步采集，以及與外部處理器OMAP的無縫接口。

4.2 邏輯仿真

根據FPGA內部的邏輯單元結構和功能，在Altera公司提供的QuartusⅡ開發平臺中，用VHDL語言對上述邏輯進行了設計，并進行了功能仿真。其設計結果已在該公司的EP1C6得到實現，且性能穩定。

5 結 語

本文提出了基于FPGA和高精度ADC的組合導航系統，該系統具有開發周期短、集成化程度高等特點。軟件和硬件均采用編程實現，設計靈活，容易修改，在實際應用中收到良好的效果。通過跑車試驗，基于FPGA和高精度ADC的組合導航系統的導航位置精度：水平位置6 m（無DGPS），5 min 300 m（無GPS信號）；姿態精度：橫滾和俯仰角度0.3°～0.5°（有GPS），0.7°～1.0°（無GPS）；航向角度0.4°（有GPS），2°（無GPS）。實驗證明該設計方案切實可行，達到了預期目的。

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