引言

數據采集系統是計算機測控系統中不可或缺的組成部分，是影響測控系統的精度等性能指標的關鍵因素之一。常用數據采集方案是以微處理器為核心控制多個通道的信號采集、預處理、存儲和傳輸，即用軟件實現數據的采集，這在一定程度上局限了數據采集的速度、效率及時序的精確控制。本文研究的數據采集系統應用于某高速高精IC設備，待采集信號來源于多個傳感器，系統要求在不多于180us的時間內需實現全部40路通道數據的現場高精度采集、預處理、實時存儲及遠程傳輸?？紤]到FPGA器件的高集成度、高時鐘頻率、時序控制精確、編程靈活等明顯優于普通微處理器的特點，故本系統采用FPGA為核心控制ADC和數據傳輸，這樣可達到預期要求，并簡化外圍電路，降低設計風險，縮短開發周期。

1系統結構

本文設計的數據采集系統劃分為A/D轉換電路、采集控制FPGA和光纖傳輸接口等若干部分，以A/D轉換電路、采集控制FPGA為本采集系統的核心，如圖1所示。

該系統實現數據的采集、預處理和存儲功能。當采集控制FPGA經光纖接口接收到來自遠程伺服控制板卡的開始采集指令，來自各個傳感器的差分模擬信號即經系統內的多路開關被選通地輸入模數轉換器，轉換結果進而被引入采集控制FPGA中，在進行適當的預處理后，數據被存儲在FPGA內嵌的DPRAM中等待讀取。同時根據對FPGA內建的寄存器操作實現采集系統的其他功能，如復位、標定等。全系統12位有效數位的轉換精度由高精度A/D芯片以及對模擬差分信號輸入路徑的標定來保證。

2關鍵芯片介紹

該數據采集系統涉及到的關鍵芯片主要為FPGA、ADC轉換芯片。

FPGA選用Altera公司的EP1K100系列。該系列芯片采用查找表（LUT）和EAB（嵌入式陣列塊）相結合的結構，內核采用2.5V電壓，功耗低，能夠提供高達250MHz的雙向I/O功能，支持3.3V/5V混合電壓信號，無需額外電平轉換芯片進行電平匹配。其特點正適合應用于具有復雜邏輯及有存儲、緩沖能力的數據采集系統。

Crystal公司的CS5101A是一款16位高精度CMOS模數串行轉換芯片，內含雙通道輸入多路開關、ADC、轉換和校準微控制器、時鐘發生器、比較器和串行通訊口，其固有的采樣結構使其工作時無需外部跟隨和保持運放器。CS5101A的線性度誤差為±0.001％FS，滿刻度誤差為±1LSB，轉換頻率為100KHz，具有自校準、抗溫漂特性，長時間空載可維持精度不變。選用該高性能ADC芯片對實現采集系統的精度校準和診斷作用有重要意義。

3方案實現

3.1 電路設計

系統以8通道差分多路開關ADG407、差分運放器INA105和CS5101A構成采集控制FPGA的信號輸入通道，如圖2所示。該采集系統需要有40路差分模擬電壓信號輸入，故使用6片ADG407以實現最大48路模擬輸入通道的多路復用。每片ADG407的輸出連接到一個0.5倍差分運放器INA105實現差分至單端轉換，經過運放網絡后連接到CS5101A的一個模擬輸入端。該采集系統使用3片CS5101A，分別對應3個采集子單元，至多可滿足48路輸入通道的要求。在一個采樣周期內，選擇哪路差分模擬信號進行A/D轉換由采集控制FPGA通過控制每片ADG407的地址選擇端和每片CS5101A的通道選擇端實現。電路及FPGA結構框圖見圖2所示。

精度是該數據采集系統的關鍵指標，設計的目標之一就是使整個采集系統能達到12位有效數位的轉換精度。由CS5101A的參數得出該芯片的精度可達15位有效數位，故該系統的精度主要取決于信號的輸入路徑，即必須考慮到板卡上的元器件工作情況和線路上信號傳輸對實際轉換精度的影響，因此實現采集通道的標定對于整個采集系統有重要的意義。每一組模擬輸入信號均要經多路開關，到一個前置放大電路，再進入ADC中。該信號路徑即為待標定的通道。當多路開關通道之間的匹配較好時，一路通道一次即可標定該組多路開關的所有通道。在此選擇每片ADG407的最后一路輸入通道作為其標定通道，以采集系統板卡提供的零位電壓（模擬地）和差分參考電壓為其輸入信號，從而進行ADC整體精度的校準和診斷。

在上述設計下，將CS5101A的BP/UPN引腳拉高使其工作在雙端狀態。并通過設置其SCKMOD引腳和OUTMOD引腳電平使CS5101A工作在PDT（管道數據傳輸）的串行數據輸出模式下，以利FPGA的時序控制。在此模式下，采集控制FPGA為CS5101A提供串行數據輸出時鐘信號SCLK，在轉換時刻寄存當前數據，進而在下一個轉換周期輸出上一次轉換結果。CS5101A的/HOLD信號必須在上次轉換的數據出現在SDATA引腳之前保持為低電平，以激發下一次轉換。系統采用8.192MHz的石英晶振器為CS5101A提供時鐘信號。

3.2 FPGA設計

采集控制FPGA的全局時鐘頻率為20MHz，其主要的I/O 引腳包括3組CS5101A的控制信號和ADG407的通道選擇信號，以及與光纖接口通訊用的32位數據總線、8位地址總線、讀寫控制線和采集開始/結束信號。信號具體描述如下。

SCLK ： ADC串行轉換結果在此輸入信號的下降沿變化，在上升沿有效。

SDATA ：在SCLK的下降沿輸出數據位，可在SCLK的上升沿對數據進行有效鎖存。

/HOLD ：該引腳的下降沿將CS5101A設定為保持狀態并觸發一個轉換。

/STBY ：在ADC復位后指示校準狀態。在校準期間保持低電平，校準完畢返回高電平。

/RST ：低電平復位?；貜透唠娖綍r觸發一完整的校準序列波。校準時忽略/HOLD信號。

CH1//2 ： ADC內部的2個模擬輸入通道的控制線。

ADCx_SEL［2:0］ ：用于模擬多路復用器（多路開關）輸入通道選擇的控制線。

如圖2所示，此FPGA頂層可分為3部分：全局控制模塊F_ADC_ctrl、對應3個采集子單元的控制模塊Sub_ADCx_ctrl（x＝1～3，下同）和DPRAM模塊。其中F_ADC_ctrl模塊檢測來自光纖接口的采集觸發信號（F_ADC_start），并依此產生Sub_ADCx_ctrl子模塊的開始工作信號（Sub_ADCx_start），在接收到這三個子模塊返回的轉換結束信號（Sub_ADCx_done）后，向光纖接口發出采集結束信號（F_ADC_done）以通知遠程伺服控制板卡讀取采集結果，完成一次伺服周期的數據采集。在DPRAM模塊內實現所有寄存器。

分別控制3個采集子單元的Sub_ADCx_ctrl子模塊是該FPGA的核心，每個模塊可進一步細分為Sub_ADCx_Channel_sel模塊和Sub_ADCx_Sample模塊，這二者之間由Sub_ADCx_start_S2P信號協調時序關系。該模塊的結構框圖如圖3所示。

其中，Sub_ADCx_Channel_sel?？刂艭S5101A的/HOLD信號時序（Sub_ADCx_HOLD）和雙通道選擇信號（Sub_ADCx_CH1_2）。工作狀態如圖4所示，其中/HOLD信號的高/低電平所維持的時鐘周期數根據FPGA的全局時鐘頻率計算而定。Sub_ADCx_Sample模塊則在Sub_ADCx_start_S2P信號的控制下輸出全局時鐘4分頻的SCLK信號給CS5101A，并在SCLK的第66個上升沿完成采集結果的串并轉換，同時輸出與當前采集通道對應的地址給DPRAM模塊，在SCLK的第70個上升沿產生對DPRAM模塊的寫使能信號Sub_ADCx_wr，從而將16位采集結果寫入DPRAM模塊內的指定空間。完成寫操作后由Sub_ADCx_Channel_sel模塊向F_ADC_ctrl模塊提交轉換結束信號Sub_ADCx_done。

DPRAM模塊內部存儲地址與采集/標定通道一一對應，實現對轉換結果的預處理（如閥值比較等）和鎖存。另一端通過32位雙向數據總線和8位地址總線與光纖接口通訊，以實現遠程伺服控制板卡讀取模塊內的轉換數據和讀、寫寄存器。其中，寫采集控制寄存器改變其特定位的電平輸出可實現對通道標定和數據采集操作的切換，以及系統復位等功能。鑒于該采集系統對數據實時性的要求，在DPRAM模塊中還建有一個16位延時寄存器（AD_delay_reg），其作用是提供F_ADC_ctrl模塊內減1計數器的計數初值，以控制從檢測到開始采集觸發信號F_ADC_start到指令3個采集子模塊真正開始采集之間的延時。對于有固定伺服周期T的伺服系統而言，完成一次全通道采集的時間A和數據處理的時間D相對穩定，則可由C＝T－A－D得出預期延時時間，如此可保證采集結束和數據讀取之間的時間間隔最小化，達到獲取實時采集數據的要求。

4 FPGA模塊控制時序

圖5為針對Sub_ADC1_Channel_sel模塊的仿真時序，結果顯示了該模塊能夠準確產生CS5101A內雙通道選擇信號CH1_2、/HOLD信號以及多路開關的控制信號。

圖6為針對Sub_ADC1_Sample模塊的仿真時序，波形包括了該模塊的兩個完整工作周期，結果顯示該模塊能夠在協調信號的觸發下準確輸出SCLK時鐘和對DPRAM的寫使能信號，以及待寫入DPRAM的并行轉換數據。

5結束語

本文提出了一種以FPGA為核心控制CS5101A模數轉換芯片實現多通道高精度數據采集系統的方案，并詳細說明了電路和FPGA的設計方法。經過長時間測試，該采集系統各通道高速數據流能夠正確采集和存儲，工作穩定，且通道標定功能的實現使設計達到了期望的12位有效數位的精度要求，現已應用于某高速高精IC設備上。

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