擴頻通信系統是將基帶信號的頻譜擴展到很寬的頻帶上，然后進行傳輸，通過增大頻帶寬度來提高信噪比的一種系統。由于擴頻系統具有抗干擾能力強、保密性高、截獲概率低、多址復用和任意選址等優點，在移動通信等諸多領域越來越受到重視。

在擴頻通信系統中，載波同步是擴頻接收機正常解調的前提，是擴頻通信中的一項關鍵性技術。常用的載波同步技術有平方環、Costas環和通用載波恢復環等。其中Costas環是跟蹤低信噪比的抑制載波信號的最佳裝置，也是現實中應用最多的一種。過去擴頻信號載波同步常采用模擬Costas環，但是模擬環常存在I，Q通道間幅相不平衡、必須初始校準等問題。采用全數字實現的環路能夠有效地避免這些問題。 本文介紹一種全數字Costas環，他能夠很好地完成由BPSK調制的擴頻信號的載波同步和跟蹤，從而完成對調制信息的解擴解調。該電路具有可靠性高、體積小、功耗低、調試方便等優點。通過編程、綜合和仿真，最后在FPGA上硬件實現本模塊。測試結果表明，本模塊的各項指標均達到設計要求。

2數字Costas環的基本原理

Costas環主要由數字下變頻器、解擴單元、積分-清零器（I-D）、數字鑒相器、數字環路濾波器（LPF）以及數字控制振蕩器（DDS）等模塊組成。

當輸入信號中擴頻碼（PN碼）和來自碼同步環的擴頻碼精確同步的情況下，輸入信號通過解擴單元就可以去除擴頻碼，解擴后I，Q兩路輸出分別為：

當輸入信號中擴頻碼（PN碼）和來自碼同步環的擴頻碼精確同步的情況下，輸入信號通過解擴單元就可以去除擴頻碼，解擴后I，Q兩路輸出分別為：

最后通過低通濾波器濾去二倍頻，最終I，Q兩路輸出分別為：

可見，兩路乘法器的輸出均包含有調制信號，兩者相乘可消除調制信號的影響，再經環路濾波器濾波后可得DDS控制電壓：

由于DDS的控制電壓已經去除了基帶信號的成分，只受到相位誤差φ的控制（k為常數），所以可以對DDS進行準確的調整，實現對載波的精確同步和跟蹤。

3數字Costas環各子模塊設計

在作者所參與的項目中，系統時鐘fclk=48.96 MHz，載波頻率為（12.24 M±1.5 k）Hz，數據速率fd=16 kb／s，A／D采樣位數為8位。

3.1 DDS模塊

輸人時鐘：fclk=48.96 MHz；輸出正弦：fo=12.24 MHz；DDS的位數：N=32 b。

從資源消耗和精度的綜合考慮，采用了8位的查找表（IP核）來生成正弦余弦波，所以從累加器輸出的相位信號必須截取高8位作為查找相位數據輸入到查找表，輸出正弦余弦信號也為8位。其具體實現結構如圖2所示。

3.2 解擴單元

由于在直擴通信系統中，只有在PN碼進入精確跟蹤之后，碼同步環路把精確PN碼鐘送入該環路的解擴單元完成擴頻碼片數據的解擴功能，載波同步環路才能開始工作。該模塊采用異或門來完成解擴（解擴方法與接收信號的擴頻方式有關）。

3.3積分清零器

設置積分清零器的目的是為了去掉數字混頻后的高次諧波和實現擴頻增益。積分清零器實際上是由累積器和寄存器組成，積分清零數需要根據積分結果和擴頻增益而定，積分結果和積分時間跟信息速率有緊密的關系，并要求清零時鐘沿和采樣時鐘沿保持一致。

本設計中累加時鐘采用系統時鐘，清零時鐘采用信息速率時鐘。所以積分次數Dr=fclk／fd=3 060次，滿足增益要求。為了防止數據溢出，在進行累加前必須對輸入信號擴位，根據累加次數可以計算出輸出需要擴展12位。

3.4數字鑒相器

數字鑒相器主要完成同相（I）支路信號的檢測。由于整個Costas環采用補碼運算，過零檢測就是判決積分清零器運算結果的符號位，并使得I支路的積分清零脈沖輸出過零點形成檢測脈沖。在運用中，我們采用判決I支路輸出信號的最高位的正、負符號位，從而形成了過零檢測脈沖。然后，該脈沖跟Q支路的輸出數據進行異或門鑒相，鑒相后的誤差信號送入環路濾波器。

3.5數字環路濾波器

數字環路濾波器在環路中對輸入噪聲起抑制作用，并且對環路的校正速度還起到調節作用，因此對環路的性能起著關鍵作用，是需要進行參數調整的主要模塊。在本接收機中采用一階理想數字環路濾波器。該濾波器在其直流增益為無窮大而頻偏為常數的情況下可以實現零穩態相位誤差和頻率誤差。其結構如圖3所示。

在本設計中，取阻尼系數0.707，環路帶寬為BL=800 Hz，AD位數n=8， ，積分清零器輸出與輸入位數之差B=28-16=12，D為清零率等于Dr，系統時鐘為48.96 MHz，DDS相位累加器字長N=32位，調整間隔取T等于一個符號周期為1／16K，可得環路增益K、濾波器固有頻率ωn、濾波器參數C1和C2，詳細推導見文獻［1］。

在FPGA實現中，為了避免過多使用乘法器占用FPGA資源和簡化硬件電路設計，C1和C2可用小數乘法來實現，這里用移位的方法來近似實現。即通過右移其相應指數的位數（取絕對值）來實現。

本設計中要求達到跟蹤1.5 kHz的頻偏，經過參數調整，實際選取C1=2-6，C2=2-10時，則分別右移6位和10位，頻偏在快捕帶外同步帶內，環路經過調整后鎖定；當選取C1=2-5，C2=2-9時，則分別右移5位和9位，頻偏處于快捕帶內，環路直接鎖定。

4數字Costas環在FPGA上的實現

本設計采用Xilinx公司的Spartan3系列XC3S4000FPGA，用Verilog語言編程，開發環境為Xilinx ISE 7.1i，仿真工具采用ModelSim 6.1a，綜合工具采用Synplify Pro8.0。經過測試，該環路能夠鎖定的最大頻偏能夠達到2 kHz，實現載波同步。圖4為在ModelSim上仿真結果，由環路濾波器輸出曲線可知，環路鎖定（環路濾波器輸出穩定）時間大約為3 ms，滿足接收機設計指標要求。在Synplify平臺上綜合后的頂層RTL圖如圖5所示。

5 結語

在擴頻通信系統中，數字Costas環結構簡單、性能優秀，能夠快速高效的實現載波同步從而實現調制信息的接擴解調。在整個系統中最關鍵的是環路濾波器的設計，對整個環路的性能起著重要作用。

本文中的Costas環已經在以FPGA為核心的硬件系統中運行，能夠精確實現載波的同步和跟蹤，且占用系統資源較少，動態范圍較大，測試結果達到預期的設計指標要求。本電路已成功地應用于某直擴通信接收機中，效果良好。

責任編輯：gt