引言

彈載SAR制導是將SAR技術應用于主動雷達導引頭，可有效提高全天候、全天時的探測能力。相對于其他模式的制導技術，彈載SAR成像制導技術所需的數據存儲量和計算量大，導致其硬件成本、功耗、體積等都難以實現，從而制約了其在精確制導武器裝備中的應用［1］。隨著微電子技術和數字信號處理技術的發展，FPGA和DSP的強大數據處理能力，解決了彈載SAR制導應用的瓶頸問題，SAR制導技術應用成為近年來精確制導技術研究的熱點。彈載SAR成像技術實現的主要難點是數據量大、信號處理復雜、實時性要求高。實時成像要求信號處理系統能夠在一定的時間內，完成對回波數據的處理，信號處理的速度必須高于回波信號的數據率。由于DSP應用靈活、處理精度高，早期的信號處理主要采用DSP技術。近年來，由于FPGA采用硬件并行處理架構，數據速率高、資源豐富，易于實現高度并行、流水處理的特點，采用FPGA進行實時處理取得了飛速發展。本文針對彈載SAR成像技術難點，提出了一種基于FPGA+DSP彈載SAR成像信號處理系統的設計方法，該方法解決了數據量大的前端處理和算法實時成像的問題。

1 、系統設計

信號處理單元是彈載SAR信號處理系統的核心單元。系統采用FPGA+DSP的信號處理硬件結構，FPGA和DSP分別完成回波數據的預處理和成像算法的實現，所設計的信號處理系統整體結構如圖1所示，系統由信號處理主板和數據采集子板構成。信號處理主板主要實現回波數據的預處理、成像算法處理和數據傳輸接口的擴展，數據采集子板主要完成數據采集和數據輸出任務。系統通過AD對線性調頻收發機輸出的差頻信號以100 MS/s的采樣率進行采樣，將采樣后的差頻信號傳送給FPGA進行信號預處理，FPGA主要完成對差頻信號的數字低通濾波，濾除差頻信號不規則區的高頻分量，并對低通濾波后的信號進行數字正交變換，得到正交的I、Q兩路信號。DSP接收到FPGA預處理后的差頻信號，對其進行SAR信號處理，主要完成對SAR信號的剩余相位項補償、距離徙動校正、距離向匹配濾波和方位向匹配濾波。

1.1 A/D轉換電路

A/D轉換電路是信號處理系統的重要組成部分，本文所設計的系統可以同時接收兩路中頻模擬信號。系統選用AD6645模數轉換芯片，AD6645是一款高速、高性能、14 bit單芯片模數轉換器，芯片上集成了采樣保持器和基準電壓源，其最大采樣速率可達到105 Mb/s。由于信號會通過衰減和增益級進行處理，AD6645的差分輸入不僅改善了片內性能，而且使前端信號輸入電路具有高共模抑制性能，能夠極大抑制接地和電源噪聲等雜聲信號。AD6645的差分輸入阻抗為1 ，模擬輸入功率僅要求為-2 dBm，從而簡化了驅動放大器的設計。因此，數據采集子板采用ADT4-1WT射頻變壓器來驅動AD6645的差分模擬輸入，并在變壓器副邊上使用串聯電阻 ，將變壓器與A/D隔離開來，以限制從A/D流回到變壓器次級的動態電流量，通過射頻變壓器作為驅動輸入不僅不消耗功率，而且所產生的噪聲可以忽略不計，A/D轉換電路如圖2所示。

1.2 FPGA模塊設計

FPGA模塊設計的電路如圖3所示，系統采用Xilinx公司Virtex II Pro系列的XC2VP30作為數據的預處理。XC2VP30集成了2個32位的PowerPC405處理器硬核、8個I/O Bank、8個DCM、30 186個Logic Cells、136個18×18 bit乘法器模塊、13 696個Slice和136個18 KB的Block RAM。系統采用50 MHz外部晶振作為整個系統的時鐘源，利用XC2VP30內部的時鐘管理器DCM，分別為AD6645、異步FIFO和DSP提供時鐘源。DCM輸出的CLKFX的80 MHz時鐘信號分為兩路，一路通過射頻變壓器ADT4-1WT交流耦合到和引腳，作為AD6645采樣時鐘信號，保證14位AD輸出的精度和低相位噪聲。另一路直接送入WR_CLK引腳，作為異步FIFO的寫周期。DCM輸出的50 MHz的CLK0時鐘信號，通過DSP的內部PLL的12倍頻為DSP提供600 MHz時鐘［6-8］。

1.3 DSP與FPGA接口電路設計

系統采用TI公司32位TMS320C6416作為信號處理主板的核心處理器，其主要任務是實現SAR成像算法。為了實現DSP與FPGA數據高速無誤的傳輸，系統通過FPGA實現異步FIFO把從A/D寫入到FPGA的數據準確無誤地傳送到DSP的EMIF接口［9］。圖4所示為TMS320C6416與FPGA的接口連接圖，DSP通過EMIF接口與FPGA實現的異步FIFO進行通信，通過設置EMIF控制的存儲器為SRAM類型，將FPGA作為DSP的外部SRAM。EMIF為TMS320C6416的外部存儲器接口，由EMIFA和EMIFB兩個端口組成。系統選取FIFO的寬度為32 bit，深度為192 000，高16位存正交I路信號，低16位存正交Q路信號，采用異步方式傳輸數據。為設計FIFO的讀寫使能信號。圖5所示為DSP讀異步FIFO的時序圖。當FIFO緩存達到半滿時，HALF_FULL上升沿觸發DSP外部中斷EXP-INT5，DSP啟動DMA以PDT傳輸模式讀取FIFO數據，通過PDT操作，可以實現SDRAM與FIFO之間直接傳輸數據，而不需要執行2次EMIF操作，提高了數據傳輸的效率。

2、 成像算法實現

原始回波數據按PRF依次以距離線的形式順序存入DSP的存儲器中，形成一個Na×Nr的數據矩陣，成像算法對數據的處理可分別在距離向和方位向進行。回波數據經過FPGA預處理后，算法處理的第一步由于需要對線性距離走動進行補償，并對方位向子孔徑內的數據進行FFT處理，因此需要首先對輸入距離向的數據進行轉置存儲。同時，由于DSP在成像處理之后按距離線方式將成像結果保存到SDRAM，實現圖像顯示，因此方位向處理之后還需要增加一次對輸出結果的轉置存儲，這樣整個處理過程中共需要四次轉置存儲處理。在算法處理流程中，需要進行多次的相位因子復乘操作，考慮到系統的實時性，最大限度進行同類運算合并，對距離向處理和方位向處理的補償因子，可以采用查表的方式得到相應的結果，從而減少成像處理的運算量，提高計算效率［10］。算法中采用子孔徑處理實際上是將方位向數據分成二維的數據陣列進行處理操作，實際操作中，DSP可以通過DMA對存儲區中數據塊進行二維操作，這樣可以減小數據重組所消耗的時間，提高程序的執行效率。SAR成像系統是典型的數據流處理系統，處理過程中不需要數據的反饋，彈載SAR聚束成像算法實現流程如圖6所示。

3、 實驗與分析

系統利用設計的信號處理系統進行外場相關數據測試，測試平臺如圖7所示，平臺由線性調頻收發前端、信號處理系統、運動軌道和測試目標四部分組成。收發前端安裝在軌道小車上，收發前端可以發射線性調頻連續波信號，調制周期在1~10 μs范圍內可調，回波信號可調衰減在0~40 dB范圍內可調。小車可沿軌道以0~10 m/min速度勻速直線運動，通過收發前端沿軌道勻速直線運動模擬彈載SAR平臺。

在外場實驗測試中，通過發射信號的同步脈沖信號對回波信號進行間斷采樣并存儲，如圖8所示，圖8（a）為發射信號與回波信號的時頻關系曲線，圖8（b）為發射信號的同步脈沖信號。系統開始測試時，選取任一同步脈沖作為方位向起始時間，存儲此后一個脈沖寬度T的回波信號；然后利用同步脈沖記錄已發射信號的個數，結合系統設置的方位向采樣頻率，確定下一個需要保存的回波信號起始時間，再存儲下一個脈沖寬度的回波信號；重復上述操作，直到采樣結束。如圖8（b）所示，灰色標記的同步脈沖為信號采樣時刻，代表方位向采樣點，預設的方位向采樣頻率為fas，由圖可知，fas=1/Tr，則相鄰兩個方位向采樣點之間的脈沖個數N=1/Tfas。

為了獲取斜視聚束SAR實測數據，測試過程中，以三角錐反射器作為場景中心目標，其距離軌道垂直距離為50 m，SAR平臺天線與軌道垂直方向夾角為30°，模擬實驗測試平臺參數如表1所示。

測試平臺采集的回波信號如圖9（a）所示，經低通濾波后的差頻信號進行正交變換，然后送至DSP進行二維組合，最后在DSP中對處理后的信號分別進行距離向和方位向聚焦處理，成像結果如圖9（b）所示。由圖可知，除去系統固有延遲造成的距離向誤差，目標成像位置與場景設計的基本一致。

由于實驗室條件限制，模擬實驗平臺測試僅能取一般斜視成像場景下目標的回波信號，未能獲取實測的具有俯沖運動彈載SAR回波數據，但從原理上驗證了本文系統設計方法的可行性和正確性。

4、 結論

本文設計了基于FPGA+DSP的彈載SAR成像信號處理系統，通過采用協同處理的硬件結構，一方面解決并行性和速度的問題，另一方面提高了DSP數據處理的能力。實驗驗證了信號處理系統設計的可行性，既滿足系統實時性要求高、數據量大的要求，又解決了復雜算法的實時實現問題。

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