1　概　述

轉速數據是水輪發電機組運行狀況的重要標志之一。準確地測量機組的轉速并根據轉速的變化及時地進行各種必要的控制操作，以保證水輪發電機組正常、安全運行，是該監控裝置應完成的功能。

目前，國內水電站使用的大多是永磁發電機加電壓繼電器式、機械式等舊式轉速信號器，存在結構復雜、測量精度低、工作可靠性差等缺點。本文所述的水輪發電機組轉速監控系統是采用CPLD（ComplexProgrammable Logic Device）及少量的接口器件構成的，系統的功能結構描述采用VHDL（Very HighSpeed Integrated Circuit Hardware DescriptionLanguage）。由于采用的CPLD芯片能夠高密度、高速度、高性能地實現復雜數字系統的設計，使硬件設計大大簡化。具有設計硬件結構簡單、測量精度高、抗干擾能力強等特點。

2　設計原理

硬件結構如圖1所示。CPLD芯片是整個系統設計的核心器件。

2.1　轉速傳感器

本設計中的轉速傳感器采用光電式脈沖編碼器，與待測發電機主軸同軸相連。傳感器上均勻分布有60個感光孔，使轉速為n的水輪發電機，每分鐘有60n個脈沖輸出，即每秒有n個脈沖，故可以通過對傳感器的輸出脈沖頻率fp的測量得到水輪發電機的轉速值n（脈沖頻率fp與轉速n在數值上相等）。

2.2　輸入電路

輸入電路由施密特觸發器和光電耦合器件構成，對光電傳感器的輸出脈沖信號進行整形放大，并實現光電傳感器與CPLD的輸入隔離，提高系統的工作可靠性。

2.3　CPLD芯片

由于所有的Altera系列器件都使用CMOS處理工藝，與雙極型工藝相比，具有功耗更低、可靠性更FLEX10K系列CPLD芯片。

FLEX（Flexible Logic ElementMatrix，可更改邏輯單元陣列）10K系列器件是嵌入式PLD產品，每個FLEX10K器件包含一個嵌入式陣列和一個邏輯陣列。嵌入式陣列由一些嵌入式陣列塊（EAB）組成，用于實現各種復雜的邏輯功能。邏輯陣列由邏輯陣列塊組成，用于實現通用邏輯。FLEX10K器件采用可重構的CNOSSRAM單元，其結構集成了實現通用多功能門陣列所需的全部特征，器件容量可達1萬～25萬門。具有功耗低（多數器件在靜態模式下電流小于0.5 mA）、互連方式靈活、支持多電壓I/O接口等特點，能夠高密度、高速度、高性能地將整個系統集成于單個器件中。表1提供了FLEX10K系列典型器件的特性。

考慮本系統的性能、經濟性等因素，選用EPF10K10器件完全能滿足設計要求。

2.4　轉速顯示部分

由于水輪發電機組的轉速一般在3 000 rpm左右，所以用4個共陰極七段LED數碼管構成水輪發電機組的4 b轉速數字顯示電路。

2.5　控制繼電器組

由于水輪發電機組的轉速過低或過高都會影響發電系統正常、安全地工作，因此需相應的驅動報警電路和控制電路來保障其工作速度在允許的范圍內。

轉速的上、下限值設定可根據實際機組的需要從CPLD的I/O功能引腳預置輸入，應用VHDL語言描述，將CPLD測得的轉速值與預置值比較，超限即送出信號到控制繼電器組，使相應的繼電器動作，驅動相應的報警電路和控制電路工作。

3　CPLD的配置

本設計中選用的CPLD芯片內部采用SRAM存儲配置數據。由于SRAM的數據是易失的，每次系統上電時，必須用配置芯片對其進行配置，只有在配置正確的情況下，系統才能正常工作。因此常采用CPLD器件以外的EPROM，E2PROM或FLASHROM等非易失存儲器作為配置芯片，保存配置數據。常用的配置芯片分為一次編程型和可擦除型2種。目前，在可編程邏輯器件的開發階段多采用可擦寫的配置芯片，例如EPC2LC20，最終產品采用不可擦寫的配置芯片，例如EPC1441PC8。但可擦除型芯片價格昂貴且擦寫次數有限（100次左右），因此勢必增加產品的開發成本。

本次設計中采用單片機與外部串行E2PROM進行被動串行（PS）方式配置，組成配置板來替代一次編程型和可擦除型配置芯片。把配置板插在PS方式下載線的10針插頭上，將把配置管腳與單片機的I/O端口相連，對單片機編程仿真PS方式配置時序，將配置數據存入外部E2PROM。由于不同的系統采用的電壓不同，所以要求所選取的單片機和串行E2PROM必須支持多電壓工作。本設計選用MSP430系列的F1121型單片機，他是一種FLASH型超低功耗16 b單片機，20個管腳，表貼封裝（SMT），體積非常小，內部資源豐富，具有數控晶振，看門狗定時器，3個捕捉/比較寄存器的16 b定時器，2個具有中斷功能的8 b并行端口，4 kBROM，256 BRAM。不用附加任何外圍電路即可工作，有效地節省了配置電路板的面積。F1121單片機支持多電壓工作，可以使配置板適應不同的工作電壓。F1121的FLASH型主存儲器，通過JTAG控制器可以實現程序代碼的下載，實現運行控制和在系統編程。

4　系統功能的VHDL描述

本系統的頂層設計由3個子模塊組成，頂層設計圖如圖2所示。

下面給出測速模塊和7段譯碼模塊的VHDL描述，至于上下限比較模塊，可根據預置值及具體的控制需要，編制相應的VHDL程序，使模塊輸出要求的控制信號。［page］

4.1　測速模塊

模塊說明：fp為光電傳感器的輸出脈沖，reset是8復位端子，speed0，speed1，speed2，speed3分別為脈沖計數的個位、十位、百位、千位的BCD碼輸出，c1，c2，c3分別為個位向十位、十位向百位、百位向千位的進位。

4.2　7段譯碼模塊

模塊說明：speed0，speed1，speed2，speed3分別為脈沖計數的個位、十位、百位、千位的BCD碼輸出，作為7段譯碼模塊的輸入，segcode0，segcode1，segcode2，segcode3分別為個位、十位、百位、千位的7段字段碼輸出。

7段譯碼模塊的VHDL語言描述如下：

5　結　語

本設計的VHDL程序在Altera公司的MAX+PLUSⅡ（Multiple Array Matrix and ProgrammableLogic User System）CPLD設計開發工具上進行編譯仿真，較好地完成了設計要求的功能。

在本系統的設計中，由于CPLD及EDA開發工具的使用，大大簡化了硬件電路，降低了產品成本，縮短了設計周期，提高了系統的可靠性和靈活性。

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