如今數字顯示設備中引起成本變化的主要因素是顯示屏。在設計階段，不斷推進基于平臺的顯示設計的決策可以大大減少采購成本。如果能支持多種顯示屏尺寸，原始設備制造商（OEM）能從一個供應商那里得到較大的折扣。為了支持多種顯示屏供應商的規范，OEM可以創建競爭形勢以得到較低的價格。這兩種方案節省的開支大于由于需要額外的器件而引起價格的上升，例如能實現基于平臺設計的FPGA。此外，多個供應商的支持降低了連續供給的風險。

基于平臺的顯示設計的一些考慮

為了采用基于平臺的方法獲取最佳的成本節省和靈活性，系統設計者為系統挑選器件時須遵循下列準則：不同地方的對圖形處理器的要求不同，可編程特性支持全球的多種標準和格式，加速終端產品的上市；整個系統I/O接口和控制邏輯集成支持現有的設計/ASSP芯片組橋接功能，諸如802.11a或者HiperLAN2和用戶定制的接口邏輯；現場可重編程支持不斷變化的標準和不斷更新的圖像處理算法。

圖1：可重構FPGA支持多種屏尺寸、I/O標準和改變圖像處理算法。

先進的FPGA能滿足所有這些要求，提供靈活的解決方案。最有效的FPGA解決方案是那些在顯示設計中用于圖像處理、存儲器控制和I/O支持的，能提供綜合的、基于可重編程平臺的解決方案。

帶有嵌入DSP解決方案的FPGA

系統設計的關鍵在于CPU/軟件、ASIC、ASSP和FPGA解決方案的平衡，決定基于平臺的顯示設計中可編程解決方案對哪一種功能是最佳的。通常選擇可編程器件時，需要對下面的三種電路的要求進行評估：

1.低擺幅差分信令（RSDS）和低電壓差分信令（LVDS）支持屏接口；

2.DDR SDRAM支持圖像處理存儲器；

3.用于圖像處理功能的DSP功能和性能。

圖1中列出了滿足這些要求的FPGA解決方案。輸入至FPGA的是圖像處理芯片和其它的ASSP，諸如無線以太網。輸出包含屏驅動電路和顯示定時發生器。此外，圖中間的FPGA塊實現圖像處理功能，支持多種廠商的屏、尺寸和地區要求。

在輸入部分，FPGA幫助設計者橋接ASSP功能至圖形處理器或系統處理器。橋接的例子包括無線以太網（802.11a/g，HiperLAN2）和用戶接口控制邏輯。下一代的顯示設備和投影儀或許通過802.11a或HiperLAN2支持無線以太網。此外，定制的用戶接口邏輯可以使開發商的顯示產品與競爭商的形成差異化。兩種功能均用一個FPGA解決方案來橋接或控制。

對于圖像處理部分，FPGA提供縮放、屏幕高寬比的轉換、色彩空間轉換、降噪和其它的視頻幀DSP功能，以支持多種不同尺寸的顯示屏和多家廠商。這些圖像處理算法可以是專有的，諸如輪廓的清晰度增強，這樣由于算法的不斷改進可以形成產品的差異化。

有嵌入式DSP的FPGA能容易地進行圖像處理的重復編程。一些低于10美元含有嵌入式DSP的FPGA支持3000MMAC，每MMAC小于0.3美分，這對于圖像處理功能來說能節省成本。有嵌入式DSP功能的FPGA含有幾個乘法模塊，而一些FPGA也有嵌入的加法器、減法器和累加器，大大增強了圖像處理功能。雖然低成本FPGA工作在小于300MHz系統時鐘頻率，通過片上的多個DSP模塊并行執行多個DSP功能可以達到高的DSP吞吐率（3000MMAC）。

另外，FPGA可以為DDR SRAM圖像處理幀緩沖器提供存儲器控制和接口。DDR存儲器在系統時鐘的上升沿和下降沿讀寫數據，相對于傳統的SDR（單數據率），在相同的時鐘速率情況下，采用DDR有著雙倍的吞吐量。DDR SDRAM通常用于幀緩沖存儲器，需要用于圖像處理的大量低成本、快速的存儲器。

表1：RSDS和LVDS的電氣特性。

DDR SDRAM器件的DM數據屏蔽功能用來簡化圖形顯示應用的數據處理。取代執行讀、修改、寫周期以改變寬字中的一部分，屏蔽的寫周期和DM屏蔽信號一起用來使能和禁止在寬字內個別字節的寫。因為單個寫周期取代了讀、修改、寫周期，對系統性能的提高是顯而易見的。寫屏蔽簡化了在一個數據塊中改變所選擇的位，增加了顯示色彩管理任務的性能。

在較低的時鐘速度，100MHz以下，采用通用I/O和邏輯的FPGA實現DDR存儲器接口很容易。然而在較高的頻率下，要求FPGA有專有電路，能可靠地與DDR存儲器接口。這些專有電路包含特別的布線和用于DQS選通的基于DLL的相移，DQ數據有效電路通知存儲器讀猝發的起始。當DQS選通退出和再次進入三態時，前同步和后同步檢測器正確地處理DQS的選通，片上終端電路提供最大的信號完整性。不是所有的FPGA都有這些專有電路，實現高速DDR存儲器的接口成本和復雜性變化相當大，這取決于FPGA系列的規范。

存儲器讀周期時，存儲器驅動邊沿對齊的DQ數據和DQS選通信號。允許FPGA用選通信號獲取數據，選通信號必須準確地相對數據相移90度，然后同時捕獲所有的數據位。因為DQS選通信號不是自由選擇路徑的信號，FPGA里可以使用主從DLL方法，主DLL鎖存至系統時鐘，然后控制將選通信號精確地相移90度的從延時線。

信號從FPGA到存儲器再返回FPGA，電路板上的延時通常是未知的，且隨著溫度和電壓而變化。因此，從發出一個存儲器讀命令到有效的數據到達FPGA的時間是不確定的。FPGA里的DQ數據有效電路可以用來監控DQS選通和發出讀脈沖開始信號，啟動有效數據。通常這要求一些檢測手段，在讀脈沖前同步開始時檢測選通信號從三態到激活的變化。

因為DDR存儲器使用SSTL和HSTL的電氣接口，它們并行地終止到一半電壓，所以處于三態的信號總是浮動到輸入緩沖器的域值電壓。這會導致DQ數據和DQS選通信號的寄生振蕩，除非有專門的電路來阻止這種行為。FPGA含有雙域值輸入緩沖器和最小脈沖寬度檢測器，用來阻止讀前同步之前和讀后同步之后的DQS選通振蕩。

DDR SRAM和SDRAM器件用于各種單端和差分SSTL和HSTL電氣信號的組合。這些存儲器的時鐘輸入是差分的，因此FPGA輸出驅動器必須使正負信號間的偏斜最小。同樣，為了確保在存儲器接口上最大的信號完整性，具有的串行和并行終結能力的FPGA應該用來驅動和接受構成接口的各種信號。

當前新一代的DDR存儲器系統使用靜態并行終結，或者在電路板上或者在存儲器控制器芯片內。為了達到較高的速度，同時在相同的時間減少系統終端功耗，在存儲器和控制器里，新一代DDR2使用可開關的并行終端，以及控制輸出阻抗驅動器。針對DDR2應用的FPGA包括這些功能。

對于輸出部分，FPGA通過LVDS或者新出現的RSDS標準實現圖像處理與屏驅動電路的接口。LVDS和RSDS是低噪聲、低功耗、低振幅差分信號，用于在銅線上發送高速、每秒吉比特的數據傳輸信號。RSDS有著比標準LVDS更低的電壓擺幅和輸出驅動電流，以致有較低的EMI和功耗，如表1所示。

本文小結

選擇支持諸如LVDS和RSDS的FPGA就能把屏驅動電路放入FPGA。此外，系統設計者期望FPGA制造商提供知識產權核和容易使用的設計工具，以便進一步降低成本和加速產品上市時間。LatticeECP-DSP FPGA系列支持多種需求，包括RSDS、LVDS、DDR和DSP，而且可編程邏輯可支持多種顯示標準和格式。另外，由于支持多種DSP知識產權核與Matlab Simulink，也使得設計更加便利。

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