HLS高階綜合(high level synthesis)在被廣泛使用之前，作為商業技術其實已經存在了20多年。設計團隊對于這項技術可以說呈現出兩極化的態度：要么堅信它是先進技術之翹楚，要么對其持謹慎懷疑態度。

高級語言IP的優勢是顯而易見的，例如易維護性、在設計周期早期進行重大變更的能力、以及大大節省產品上市時間等方面的優勢都很明顯。目前的工具較之前一代工具，已有了大幅的進步：它們允許一些受歡迎的高級語言(如C和C ++)的準入，這一點讓眾多軟件工程師甘之如飴。與硬件描述語言(如VHDL和Verilog HDL)不同，它并不是由一小部分工程師掌握的工具。當然，它也有局限性：語言限制，就像非可合成構造(non-synthetic constructs)一樣，必須解決或與特殊代碼的問題，這可能對設計性能產生負面影響。

還有更糟糕的，大量可能解決方案都必須經過一一驗證。目前的HLS工具是點工具(point tools)，他們解決的是某個具體問題。軟件工程師還沒有一個生態系統來識別加速至硬件的代碼是否需要加速。對于那個工程師而言，這時的高階綜合可能是一個敵人，而不是朋友。如果沒有對底層多核平臺的全面理解，沒有對應用程序進行有效和準確地分析，并且無法從設計空間中提取最佳解決方案，那么盲目斷言一個單點的工具可能會導致效率極低的解決方案。

定義

我們先退一步來說說定義。我們說高級綜合（HLS），意思是在導出數字電路(digital circuits)的過程里，這個數字電路可以在高級規范的制造過程中合成。這個術語是行為和電子系統的結合：是一門技術，也是一門科學，它把設計意圖抽象化，抽象視圖可以自動地將人類設計者的努力付諸現實。最終生成的設計應遵循一系列要求，包括芯片面積、時鐘頻率、功耗和時間性能的要求等等。HLS工具的任務應該是基于可移交給物理實現流程的而生成的優秀設計。通常該接口是RTL(寄存器傳輸級別)，其中生成的描述是由數字設計領域的匯編語言VHDL和Verilog組成的，與邏輯綜合和物理實現可以接受的后端工具一樣高。 RTL描述內容包括生成的電路在狀態機、存儲器和寄存器存儲、流水線或多周期操作方面的功能。

一個成功的HLS故事中一部分好像是一種藝術。它作為高級語言代碼(通常是C，C ++或SystemC)，給出的輸入規范必須滿足對它應該如何編寫的某些期望。而它的另一部分則是科學，因為HLS已經成熟到足以成為硬件工程師庫存中的實用工具。盡管設計生態系統還不算是一個理想平臺，因為它仍不可保證達到可持續生產力的產生。因此每一個成功故事的背后，都包含著更多的不為人知的故事，包括不得不采用老辦法時倍感憤怒的團隊，因為這樣既沒有真正利用多核，也沒有平臺中的FPGA空間。

尋求一個最佳解決方案(包括在面積，功率，時間性能方面)的過程必然充滿艱辛。在做設計決策時需要我們的專業知識，用戶也必須具有經驗，才能為既定的應用程序或程序集進行有效地HLS引擎做正確的決策。

挑戰

為了探索解決方案空間，我們必須根據給定的配置合成所得到的電路進行全方位的嘗試。使用現在的HLS工具，每種特定配置可能需要幾分鐘到半小時或更長時間。這顯然其實沒有幫助用戶減輕負擔，因為這個過程是手動的、緩慢的、容易出錯的，很容易導致明顯的非最優解決方案。HLS引擎的常見弱點包括：

- 沒有早期的性能估計以及任何違反設計和平臺限制的行為

- 沒有利用所有可能的數據通信方式

- 沒有功能概述，也沒有對用戶代碼進行優化轉換

- 支持代碼報告得太晚了

- 在某些情況下，工具的高效實施是不可能的，例如當必須將太多的加速器映射到硬件部分時。 HLS工具無法預先檢測到這種情況，也無法在用戶堅持的情況下盡量減輕其影響。

這些弱點都對設計周期造成損害，因為它們不允許自動設計空間探索，更不用說為所需解決方案自動生成軟件和硬件。

解決辦法

為了在整體生態系統中有效地整合高級綜合，需要更高級別的工具。 Silexica的SLX是唯一真正支持多核自動生成軟件的生態系統，無論是硬連線(hardwired)，還是在FPGA上實現的軟核（如果有的話）。在我們的例子中，SLX解決方案中的分析功能保證用戶可以選擇適當時機切入設計。它使用底層平臺的模型，包括硬連線處理器和軟處理器，現在正在擴展到FPGA的硬件加速器。 SLX了解數據通信的可能方式及其成本。它可以分析用戶代碼以識別執行熱點。它使用快速估算引擎，在數秒或數分鐘而不是數天和數周內，為實際工業問題進行設計空間探索。

為了從具有FPGA加速器的異構多核系統中獲得最佳效果，SLX面臨著有趣的挑戰。因此，目前正在擴展FPGA資源的高級模型，以便如何組織硬件加速。該模型將允許靈活地在每個應用程序的基礎上進行架構決策，因此非常適合HLS感知流程。它還將實現更準確的性能評估，這對于有效探索解決方案空間至關重要。 SLX工具擴展用于自動HLS感知C代碼生成，將無縫切換到HLS工具，最后一步實現使用SLX進行FPGA加速的端到端自動化流程。

HLS是我們應該善待的朋友，它也不應該承載我們錯誤的期望。為了使HLS成為一個方便且不可或缺的工具，我們需要提高設計抽象和自動化的水平。SLX通過經過檢查的應用程序及其輸入數據，以及底層平臺的描述，即可幫助用戶以最小的努力獲得最佳設計。通過FPGA加速器實現異構多核編程的完全集成流程的要求為Silexica工程師提供了有趣的問題，敬請期待。

作者介紹：Nikilaos Kavvadias

Nikilaos來自于希臘，他于2008年畢業于希臘塞薩洛尼基亞里士多德大學（AUTH）的電子物理學專業，他的博士研究方向為定制處理器設計方法。他從2008年到2012年擔任伯羅奔尼撒大學計算機科學與技術系的講師。2012年1月到2015年7月，他加入了Ajax編譯器，并幫助實現了高級綜合技術的商業化。2015年1月，Kavvadias博士加入Silexica，并擔任研發工程師。 他的研究興趣包括多核架構的自動軟件并行化、高階綜合、特定于應用的處理器設計以及FPGA的系統設計。

編輯：hfy