組合邏輯電路與時序邏輯電路

數字電路根據邏輯功能的不同特點，可以分成兩大類：一類叫做組合邏輯電路，簡稱組合電路或組合邏輯;另一類叫做時序邏輯電路，簡稱時序電路或時序邏輯。

如果數字電路滿足任意時刻的輸出僅僅取決于該時刻的輸入，那么該數字電路為組合邏輯電路。相反，如果數字電路任意時刻的輸出不僅取決于當前時刻的輸入，而且還取決于數字電路原來的狀態，那么該數字電路為時序邏輯電路。例如，下圖中只由一個與門組成的電路就是一個組合邏輯電路。

對于上圖所示數字電路，無論在任何時刻，并且無論上次A、B輸入是什么情況，只要在當前時刻輸入端口A、B同時為邏輯1時，輸出端C才會輸出邏輯1，而其他情況下輸出端C都會輸出邏輯0。由此可見符合組合邏輯電路的定義。

如果上圖中與門的兩個輸入端分別是來自一個寄存器的輸入和輸出，如下圖所示，那么這就肯定是一個時序電路。

對于上圖所示數字電路，假設寄存器中目前保存的值是邏輯1，而此時輸入端B沒有從邏輯0到邏輯1的跳變(B相當于寄存器的時鐘信號)，設此時B為邏輯0，那么如果輸入端A為邏輯1，則C輸出邏輯1;但是如果過了一段時間后，A變為0，且隨后B的上升沿到來，那么寄存器中保持的值變為邏輯0，那么在這之后，若令輸入端A為邏輯1，B為邏輯0，則由于寄存器中保存著邏輯0值，所以C輸出邏輯0。對比前后兩種情況，A、B兩端的輸入都是邏輯1，但是C的輸出卻不同。由此可見，該數字電路的輸出并不完全由輸入決定，因此它是一個時序邏輯電路。

對比如上兩例我們可以看出，時序邏輯電路和組合邏輯電路并不是完全割裂開來的，而更像是一種包含關系，即時序邏輯電路中肯定有組合邏輯的成分存在，但組合邏輯電路中卻不可能有時序邏輯的成分存在。由此可見，只要加以恰當的限制，時序邏輯電路甚至可以完全模擬組合邏輯電路的功能，例如查找表LUT。FPGA中用LUT來實現組合邏輯，但是LUT本身是不包含任何功能的，在FPGA上電或配置的時候對其中的存儲載體進行相關設定的賦值，然后LUT由于記住了這個賦值設定，才能模仿各種各樣的組合邏輯功能。由于FPGA一般都是基于SRAM工藝的，因此FPGA中的LUT不太可能是基于多路選擇器和一系列到電源和地的熔絲組成，如果該查找表是由ROM、RAM或者寄存器等實現的，那么它也是有記憶的，只不過在整個電路工作期間，它不會改變自己的記憶罷了。所以，我們可以認為時序邏輯電路是有記憶的，而組合邏輯電路是無記憶的。有記憶的可以模仿無記憶的，而無記憶的卻不能模仿有記憶的。

同步邏輯電路與異步邏輯電路

基于FPGA的設計幾乎都是時序邏輯電路，極少會有設計純組合邏輯電路的情況。記憶性賦予時序邏輯電路更多的功能和更豐富的表達，因此，時序邏輯電路在FPGA的設計中占有非常重要的地位。對于時序邏輯，按信號間關系來看，又可分為同步時序邏輯和異步時序邏輯，簡稱同步邏輯和異步邏輯。

時序邏輯電路中最關鍵的就是驅動各個記憶元素(例如寄存器、RAM甚至鎖存器等)進行記憶動作的時鐘信號。通常，我們認為只被一個時鐘信號驅動的設計叫做同步時序邏輯。這是因為所有記憶元素都在被同一個時鐘信號驅動，那么它們的輸出都會同時變化，所以它們對數字電路的影響是同步的。例如下圖：

不過這個定義還有些狹隘，廣義的同步時序邏輯概念中，允許數字電路中有多個時鐘存在，但是這些時鐘之間應該有著固定的因果關系，又或者它們所驅動的記憶單元在電路上是完全隔離的。對于第一種情況：如果多個時鐘信號之間有固定的因果關系的話，那么即使它們對電路的影響不是完全同時的，但可以根據時鐘之間的因果關系推斷出這種時間上的固定誤差，從而電路狀態的變化也是完全可預期的，因此可以認為是同步。例如

如果多個時鐘驅動的記憶單元之間完全是隔離的，那么其實它們就是多個同步時序邏輯電路的簡單集合體，因此也是同步的。例如：

那么從廣義同步時序邏輯電路的概念出發，凡是不符合的即屬于異步時序邏輯電路。不過這樣的定義顯得太過偷懶，那么這里總結一下異步時序邏輯的特點，給出異步時序邏輯電路的概念：如果時序邏輯電路存在至少一個這樣的組合邏輯功能塊——它的輸入、輸出端口不全來自或導入一個時鐘或若干個具有因果關系的時鐘所驅動的記憶元素，那么該電路為異步時序邏輯電路。例如，下圖組合邏輯(一根連線也是組合邏輯，可看成緩沖門)的輸入由clk1時鐘驅動的寄存器提供，輸出卻給了clk2驅動的寄存器。

或下圖，與門的輸入來自不同的時鐘所驅動的寄存器。

或下圖，與門的兩個輸入一個來自時鐘驅動的寄存器，一個來自純組合的輸入端口。

對比同步邏輯和異步邏輯的概念，我們可以了解到它們也不是完全割裂開來的，其實也是一種包含關系。即異步邏輯中肯定有同步邏輯的成分在，但是同步邏輯中不可能有異步的成分在。關于異步時序邏輯電路的使用一定要盡量避免，如果不能避免一定要非常的謹慎和小心。

審核編輯：湯梓紅

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