首先，為什么是AM信號的調制過程，是因為在短時間情況下，AM信號的實現相對簡單，而且上述提到的幾個模塊都可以得到使用和驗證。

因為FPGA的價格因素，做課設/比賽使用最多的還是Altera的Cyclone系列板。所以，本文使用Quartus II 13.1 作為Verilog代碼綜合實現工具。

AM信號調制過程就不做過多介紹了，簡單來說，就是基帶信號和一個直流信號相加，然后與載波相乘。那么，在實現過程中，做了些許改變，先讓基帶信號與載波相乘，然后將截位后的信號與載波相加。如果想要實現更精細的AM信號調制（變更調制深度等參數），可以修改這個地方的先后順序。

AM公式表達如下：

NCO(DDS)的本質是ROM表，ROM表存儲著正弦波的波形數據，相位精度代表波形數據的多少。根據phi_inc_i累加地址，ROM根據地址輸出波形數據，最后數據計算如下。

然后讓基帶和載波信號相乘，使用LPM_MULT IP核，設置好位寬，數據類型設為“signed”，設置流水線（增加clock），延遲設為1，便于后續通過時序檢查。

相乘輸出信號位寬為32位，保險起見我們只截取最高位的符號位，再截取低位的數據。但是經過上板測試和仿真，符號位實際上有很多位。當然，這部分可以將符號位進行優化，或者設置一個模塊，根據輸入的參數輸出不一樣的截位信號，相當于在調整調制深度。

同時，將載波信號延遲一個周期，與乘法器延遲一周期的信號做好時序對齊，然后經過LPM_ADD_SUB IP核的加法運算；同樣，LPM_ADD_SUB IP核設置好輸入信號位寬，數據類型設為“signed”，設置流水線，延遲設為1。

最后輸出的信號就可以經過高速DAC輸出。整個調制過程就結束了。

仿真結果：

最后思考，可以在加法器和乘法器增加一個enable端口，IP核可以增加這個輸入信號；如果先加再乘，由于直流信號一般不會變動，使能信號可以等待每次低速ADC或低速NCO數值更新再拉高一次；乘法器也可以使用使能信號控制，這樣的話性能可能沒有變化，功耗或許可降低些。

此外，使用VCS仿真NCO的nco.vo文件時，一直遇到一個問題，報錯如下：

大概是說NCO生成的4個hex文件有問題，但是使用modelsim就沒這個問題了。