先給出 Xilinx 復位準則 ：

（1）盡量少使用復位，特別是少用全局復位，能不用復位就不用，一定要用復位的使用局部復位；

（2）如果必須要復位，在同步和異步復位上，則盡量使用同步復位，一定要用異步復位的地方，采用“異步復位、同步釋放”；

（3）復位電平選擇高電平復位；

（這里說明，由于 Altera 和 Xilinx 器件內部結構的不同，Altera 的 FPGA 推薦低電平復位）

Global Reset Isn't Timing-Critical

全局復位的典型驅動：

（1）按鍵開關：復位信號接一個按鍵，反應非常慢（ms級別），并且非常不確定（按鍵抖動？）；

（2）電源狀態輸出：上電后由電源芯片產生一個監測信號復位系統，可以長時間的保持，直到電源穩定后進行正常工作；

（3）微處理器等控制芯片：控制芯片產生復位脈沖；

以上所有情況下，復位信號似乎是緩慢的，因此，我們也可以有把握地認為，它對時序不會造成關鍵影響。當為您的FPGA設計指定定時約束時，這個信號通常會被分配一個長周期(低頻)。

但是，全局復位不是時序關鍵的假設并不全對，隨著時鐘頻率的增加，全局復位對時序會帶來很大的影響。

雖然復位脈沖可以用比時鐘周期更長的持續時間，并保證所有觸發器都可以被成功復位，但是復位信號的釋放應該被認為是一個時間關鍵事件。

FPGA內部的全局置位/復位(GSR)信號也是一個全局復位，這也是FPGA器件內部的一個高扇出網絡（high fan-out）。在一個設計中，雖然啟動序列可以與“用戶時鐘”同步，但不能保證它不能與所有時鐘都同步。FPGA器件有多個DLL/DCM/PLL模塊，每個模塊都能夠產生多個不同頻率和相位的時鐘。

在圖1中，一個復位信號在兩個時鐘邊沿之間的某個時間被釋放。復位信號經過一段時間傳播到各種觸發器，在每個觸發器中，復位信號都應該在下一個有效的時鐘邊沿的“Set-up time”（建立時間）前就無效。很明顯，當時鐘頻率上升時，可以用來分配給復位信號釋放的時間就會減少。考慮到復位信號是一個高扇出網絡，所以復位釋放的時序不易收斂。

如果復位的釋放與時鐘異步(通常就是這種情況)，那么就無法保證所有觸發器都能在同一個時鐘邊緣釋放(圖2)。

當在A時刻釋放reset時，觸發器將在第一個時鐘邊沿檢測到有效的釋放信號；在C時刻釋放reset時，復位的釋放將直到下一個時鐘邊沿才被檢測到；B時刻時鐘上升沿時觸發器檢測到的reset狀態很難確定（可能高電平，也可能低電平），可能導致亞穩態。

隨著時鐘頻率的提高和與大型器件潛在****的 分布傾斜，幾乎不可避免的是， 無法保證所有的觸發器的復位都能在同一個時鐘邊沿 被釋放 (圖3)。

Does It Really Matter?

好消息是，在99.99%的情況下，全局復位的異步釋放對系統沒什么影響，所以大多數電路都能正常工作。如果一個電路不工作，那可能恰好是遇到了另外的0.01%，不幸地在錯誤的時間釋放了復位。

在圖4所示的流水線場景中，復位釋放的時間并不重要。

當數據通過流水線進程時，復位的釋放時間無關緊要。即使出現了錯誤，在經過一定時鐘周期后整個系統就能恢復。這種情況下，復位是沒有意義的。當有效的數據輸入時，初始狀態或者未知的狀態將從系統中清除。

但是，在圖5顯示了獨熱碼狀態機場景中復位釋放的時間非常重要。

在上面的獨熱碼狀態機中，有明顯的失敗可能性。如果第一個觸發器在第二個觸發器的前一個時鐘周期釋放，那么獨熱碼的熱狀態將丟失，狀態機將永遠變冷（狀態機無法恢復）。將所有的觸發器盡可能的靠近布局能夠降低錯誤的發生概率(在局部重置網絡上的低傾斜)。然而，除非Set-up timie建立時間得到保證，否則這種錯誤情況仍有可能發生。如果所有觸發器沒有在同一個時鐘周期中釋放，編碼后的狀態機可能進入意外狀態或則會非法狀態。

最后，需要仔細考慮復位的是包含反饋路徑的電路。

沒有反饋的電路實際上根本不需要復位 。在數字信號處理應用中，有限脈沖響應濾波器(FIR)是沒有反饋的。在有效數據填充了所有的抽頭之前，輸出樣本實際上沒有有效的值，所以復位抽頭寄存器沒有任何效果。然而，無限脈沖響應濾波器(IIR)包含反饋。如果因為不干凈的復位釋放而產生****了一些不符合預期的 輸出， 該輸出結果又會返回到輸入，那么會在很長一段時間內無法獲取真實的****輸出 結果（反饋環路互相影響了） 。在最壞的情況下，由于不穩定，濾波器可能會完全失效 。

Automatic Coverage of the 99.99% of Cases

當配置或重配置Xilinx FPGA時，內部所有的單元都被初始化(圖6)。這是master reset復位的結果，因為它涉及的遠不止簡單的觸發器。

上電配置與全局復位具有相同的寄存器復位效果，但除此之外，上電的配置還初始化了所有RAM單元。隨著FPGA器件上RAM資源的增加，這是一個非常有用的特性。所有RAM內容的初始狀態都是已知的，這對于仿真和操作是非常理想的，并且消除了使用啟動序列來清除內存的要求。

由于處理器也嵌入到Xilinx設備中(無論是硬核還是軟核)，所有程序和數據區域的初始狀態在處理器執行第一條指令之前就已經定義了。在這樣的前提下，為了重置一些觸發器的初始狀態而消耗寶貴的可編程資源是沒有意義的。仿真器應該能夠對這個初始化(通常稱為上電復位)建模，這再次避免了在設計中對復位信號的任何要求。

Strategy for the 0.01% of Cases

最重要的是，有一種策略來處理設計中的復位。設計的關鍵部分在于必須在相關的時鐘域 同步釋放 ，可以插入一個局部的高性能復位網絡來控制那些需要局部復位的觸發器。

圖7中的電路是控制局部復位網絡的一種可能有用的機制，該電路的優點是使用外部復位信號時的效果和使用器件上電配置產生的效果一樣（ 異步復位、同步釋放，避免了釋放帶來的亞穩態 ）。

在配置FPGA或異步復位信號期間，鏈中的所有觸發器都預設為1。鏈上的最后一個觸發器幾乎立即將一個有效的復位信號驅動到局部復位網絡。隨著全局置位/復位(GSR)或者異步復位的釋放，移位寄存器鏈開始在每個時鐘周期填滿0。

鏈中觸發器的數量決定了傳輸到局部復位網絡的復位脈沖的最小持續時間。鏈路的最后一個觸發器進行一個從高電平到低電平的轉換， 局部復位與時鐘同步釋放 。復位的觸發器可以采用同步置位(FDS)或同步復位(FDR)，從而實現完全同步設計，并易于時序規范和分析。

Reset Costs More Than You Think!

在實現設計時，大多忽略了HDL代碼中全局復位的代價，但是全局復位的代價可能是巨大的：

（ 1）布線****資源

? 減少了其他連接的自由度；

? 可能會降低系統性能，由此需要更高速度等級的FPGA，增加了成本；

? 增加的布線時間；

（ 2）邏輯****資源

? 觸發器專用復位的使用；

? 在D輸入或專用復位輸入之前需要有額外的邏輯門；

? 幾乎肯定會影響設計的尺寸；

? 額外的邏輯層次幾乎肯定會影響系統性能；

? 增加布局和布線的時間；

（ 3）無法****使用高效率的特性，如SRL16E

? SRL16E可以在每個LUT中實現多達16個虛擬觸發器（Xilinx器件的高效應用）；

? 上述實現的虛擬觸發器不支持復位，當HDL指定復位時，綜合工具就無法使用SRL16E來減少觸發器的使用；

? 高達16倍的尺寸和產品成本的增加；

? 額外的大小可能會降低系統性能；

? 增加布局和布線的時間；

關于復位信號如何影響資源利用率的討論，請參見WP275 Get your Priorities Right - Make your Design Up to 50% small。

Summary

在Xilinx FPGA中實現的設計不需要插入全局復位網絡 。對于絕大多數設計，所有觸發器和RAM的上電后的初始化狀態比任何的邏輯復位都要全面，不需要為了仿真而插入復位，因為沒有任何東西是未定義的。由于Xilinx FPGA已經經過了全面測試，因此在設計中不需要掃描邏輯和運行測試向量。因此，全局復位也不需要作為這個過程的一部分。

插入全局重置將影響開發時間和產品成本。隨著時鐘和完整系統在芯片上實現更高速度的趨勢，可靠性問題必須得到重視。必須確定系統中真正需要復位的關鍵部件，并且在啟動或運行過程中，必須像控制同步電路中的任何其他信號一樣小心地控制這些復位的釋放。

當設計每個部分時，都要問一問：“這個部分需要復位嗎?”