隨著FPGA密度和復雜性的提高，設計團隊會將之前由其他類型的半導體（如ASIC和MCU）處理的設計遷移到這些更復雜的FPGA上。然而，通常情況下，復雜性的器件可能會帶來新的挑戰，設計人員可以依靠軟件工具高效實現設計，充分發揮FPGA器件的高級功能。

萊迪思Radiant軟件提供FPGA設計流程功能來滿足這些設計原則，同時利用了FPGA設計流程的優勢——提供行業領先的工具和特性，幫助用戶高效開發FPGA應用。

在最新的Radiant軟件版本中，萊迪思增加了宏設計流程，可以實現基于模塊的設計流程。這有助于設計人員更快地實現時序收斂，在不同項目中重用設計，并強化Radiant軟件所支持的現有基于團隊的設計環境。

更快的時序收斂

宏設計流程帶來的眾多好處之一是，它可以通過鎖定項目中關鍵設計模塊的性能且僅重新編譯設計中的其他模塊，從而縮短時序收斂周期。

以下面的設計示例為例。

“濾波器（Filter）”這一層級是設計中的關鍵時序模塊，設計的其余部分可以相對容易地收斂時序。“濾波器”這一層級可以設置為宏。建議在寄存器傳輸級（RTL）寄存宏“濾波器”的輸入和輸出。

這將限制設計中的關鍵路徑處于宏和它所連接的設計其他部分之間的可能性。一旦在“濾波器”設計模塊上實現了時序收斂，就可以通過將宏設置為保留級后布局布線（preservation level post-place and route）來鎖定模塊的性能。其余的設計邏輯布局將圍繞宏模塊進行優化。

如果任何其他設計模塊（例如“控制”）發生更改，則“濾波器”模塊上不會出現時序收斂問題，因為它已被鎖定。

FPGA項目中的設計復用

工程師可以通過宏設計流程重用設計模塊以減少工程工作量，從而加快上市時間并降低開發成本。

設計重用的主要目標通常是產品的下一個版本，在之前設計版本的基礎上所有變更。使用宏可以將設計重用擴展到RTL之外，從而在以下兩種場景下提供高效的優勢：

用戶有一個關鍵的設計模塊難以實現時序收斂，并且該模塊之后將在同一款器件上用于多個其他設計/項目。在設計模塊上收斂時序后（最好是15%至20%的裕量），用戶可以導出具有鎖定布局布線的宏，從而用于針對同一FPGA器件的其他設計。通過在其他設計中重用時序收斂模塊，縮短了設計周期。

一個設計有多個版本將使用同一個電路板，例如，同一電路板用于有著不同位流的多個版本的產品。器件引腳（即設計外設）的引腳排列和邏輯接口可以作為宏導出，并在針對同一電路板的其他項目中重復使用，從而保證設計外設的性能。

基于團隊的設計助力并行設計開發

最后，添加宏設計流程可以通過“基于團隊”的方法為整個開發過程帶來幫助。多個工程師協同完成單個FPGA設計十分常見，最常見（但不僅限于）的是使用100k或更多邏輯單元的設計。設計將以用戶的專業知識為功能邊界進行劃分。

例如，如果我們以圖 1 中的層次結構舉例，一個設計人員處理“濾波器”設計模塊，另一個設計人員處理“控制”設計模塊，還有一名設計人員處理“轉換器”設計模塊。最后還有一名工程師負責將設計模塊集成到具有“頂部”設計塊的完整設計中。

這是通過在RTL級別對設計進行劃分實現的，從而實現設計模塊的并行開發。每個設計人員都被分配了一個時序預算，并在開始開發之前就定義了模塊之間的接口。

這種方法可以擴展到FPGA上的物理設計或實現，進一步縮短開發時間。為此，系統集成商將在邏輯和物理層面將設計劃分到多個設計人員，并為他們分配器件的面積和時序預算。

每個設計人員各自開發他們的設計，并在其分配的物理區域邊界內編譯他們的設計。可以使用系統集成商分配的區域和時序約束在的獨立項目中做到這一點。一旦設計模塊功能正確并收斂時序（理想情況下有15%到20%的時序裕量），用戶可以將其導出為硬宏，以便與其他設計師導出的硬宏塊一起集成到最終項目中。系統集成商對設計人員的所有模塊進行最終的集成和時序收斂。建議每個設計模塊有15%到20%的時序裕量，以補償集成到最終項目后可能發生的時序變化。

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萊迪思宏設計流程旨在幫助我們的客戶加快產品上市，降低開發成本，并簡化設計流程。我們計劃在Radiant軟件之后的版本中開發更多增強特性，繼續通過各種方式來滿足工業、汽車、航空航天和國防等市場的安全關鍵應用的獨特要求。

審核編輯：劉清