在本教程中，我們將使用Verilog HDL設計一個數字電路，該電路與基于HD44780 LCD控制器/驅動芯片的通用LCD模塊連接。Mojo V3 FPGA板將用于實現設計。本文中使用的LCD模塊是1602A顯示器。

HD44780兼容LCD模塊

之前我們討論了使用HD44780 LCD控制器/驅動芯片的LCD模塊的詳細信息。這些LCD模塊的引腳排列如圖1所示。

圖1.圖片由AAC提供

如你所見，有三個控制引腳（RS、R / W和E）以及八個數據引腳（DB7至DB0）。對于寫操作，我們需要對這些引腳施加適當的電壓，如下面圖2的時序圖所示。

圖2.圖片由HITACHI提供

上述時序圖的不同延遲值如下表所示：

表1.由HITACHI提供

有幾條指令可用于配置LCD模塊。下面列出了一些重要說明。

表2

路徑1

我們想在液晶顯示屏上顯示“HELLO WORLD！”信息。讓我們來看看數字系統需要與LCD模塊通信的構建模塊。我們需要一個ROM來存儲消息字符的ASCII碼。如圖3所示，ROM的輸出將連接到LCD模塊的8個數據引腳。

圖3

“HELLO WORLD！”消息有12個字符，我們可以使用128位ROM來存儲消息。但是，讓我們考慮為消息提供一個168位的ROM，這樣我們就可以顯示長達16個字符的消息（LCD第一行的長度）。如果我們的消息最長為16個字符，你可能想知道為什么上圖顯示的是一個208位ROM。這些額外的四個字節將用于存儲與允許我們配置模塊相關的LCD指令相關的數據。例如，如表2中所列，我們可以將十六進制值0x38應用于LCD數據引腳，以指定LCD模塊應以8位長度接收/發數據。就像字符代碼一樣，命令的十六進制值應用于數據引腳，因此，我們可以將這兩個命令存儲在同一個ROM中。

在本文中，我們將使用四個命令（0x38、0x06、0x0C和0x01）來配置LCD。你可以在表2中找到這些命令的簡要說明。因此，我們有一個208位ROM，其中前四個字節是0x38、0x06、0x0C和0x01。接下來的16個字節存儲消息的ASCII碼?？紤]到圖2的時序圖，我們觀察到應用于DB7-DB0的數據在一定時間內不應發生變化，以便LCD能夠成功讀取數據。因此，如圖3所示，我們需要一組D型觸發器（DFF）來保持ROM地址（DB7-DB0）在一段時間內保持恒定。LCD讀取數據后，我們需要將地址值增加1，將下一個字符/命令應用到LCD。因此，如圖4所示，應在DFF之前放置多路復用器和增量器。

圖4

使用多路復用器的選擇輸入，我們可以指定地址值應該保持不變（S1=0）還是增加（S1=1）。多路復用器有第三個選項，允許我們將地址值重置為00000。這也可以通過重置DFF來實現。我們將所有這些塊稱為路徑1，如圖所示。正如本文后面所討論的，我們將使用S 1 信號來控制路徑1 塊內的電路。該地址寄存器信號將被用來監視路徑1的狀態。值得一提的是，雖然上圖只顯示了一個DFF，但實際上有五個DFF（因為20字節ROM需要一個5位地址總線）。

實現延遲

如上所述，應用于LCD控制輸入的波形應遵循圖2的時序圖。在RW和RS引腳改變狀態后，我們必須等待t AS，然后再將E引腳設置為邏輯高電平。然后，E上的從高到低的轉換開始寫操作。但是，在E的下降沿之前（t DSW）和之后（t H）的一段時間內，數據應該保持不變。因此，為了成功地與LCD通信，我們必須實現延遲TAS、T DSW和t h。這可以通過計數器實現。由于我們有時需要暫停計數器或重置它，我們將在計數器的DFF之前放置一個多路復用器。如下圖5所示。

圖5

通過這種方式，我們可以使用S2輸入來控制計數器，而cnt_reg輸出將給出計數器的狀態，這表示經過的時間。根據時序圖，我們需要三個不同的時間延遲：tAS=40ns，tDSW=80ns，tH=10ns。注意到Mojo V3板的時鐘頻率為50 MHz（時鐘周期為20 ns），我們可以計算每個時間延遲所需的計數。

然而，事實證明我的16x2 LCD需要更長的延遲才能運行。這可能是因為我使用相對較長的電線和面包板來測試我的設計。在本文中，我將實現tAS=10ms和tH=3 ms。我會將E信號保持高電平58ms（PWEH=58 ms）。我的設計應該可以使用更短的延遲。你可以進行一些實驗并根據你的設計調整這些數字。計數器需要多少位？選擇延遲后，總延遲將為10+58+3ms=71 ms。考慮到Mojo的時鐘周期（20 ns），從0到3549999可以實現71 ms的延遲。因此，如圖5所示，我們需要一個22位計數器。

控制路徑

我們需要的最后一個構建塊是一個 適當控制路徑1和路徑2塊的單元，以便為LCD模塊生成所需的波形。這可以通過有限狀態機（FSM）實現，它可以接收addr_reg和cnt_reg信號（路徑1和路徑2的狀態）并生成適當的s1和s2信號。該FSM的初始設計如圖6所示。

圖6

請注意，該圖僅顯示狀態轉換（未顯示FSM的輸出）。有三種狀態：在空閑 狀態期間，信號獲得其初始值。所述lcd_init狀態應用于液晶配置命令；這就是狀態轉換條件為addr_reg = 3 && cnt_reg = 3550000的原因。換句話說，我們有四個命令，并且當所述第四命令（addr_reg = 3）被施加到LCD 71毫秒（cnt_reg = 3550000）時，我們應該將消息數據發送到LCD lcd_print狀態。當我們到達ROM的末尾（addr_reg = 19）時，我們應該等待71 ms（cnt_reg = 3550000），然后轉換到空閑狀態。項目的困難部分幾乎完成了。現在，我們只需要設計FSM并編寫其Verilog代碼。

結論

對于FPGA，我們通常必須在設計的最低層次上查看問題。我們所擁有的是邏輯門和一些基本構建模塊，如加法器和比較器。雖然這使FPGA設計變得困難，但FPGA確實提供了幾個優點。在本文中，我們研究了將FPGA與通用16x2 LCD模塊連接的構建模塊。需要ROM、一些DFF和多路復用器來實現FPGA到LCD接口。此外，我們需要一個FSM來控制這些構建塊。