淺談從FPGA到ASIC的人工智能芯片設計路

黑芝麻智能芯片和架構副總裁何鐵軍、安謀科技智能物聯及汽車業務線負責人趙永超、環宇智行聯合創始人曹晶將在自動駕駛算力專場帶來演講，主題分別為《新一代智能汽車跨域計算芯片加速艙駕一體商業落地》、《高性能融合計算IP平臺加速智能車芯發展》以及《高階智駕時代需要怎樣的算力平臺？》。掃碼報名~ 也許某團隊正在為邊緣計算設計一款嵌入式推理引擎，或者正在進行進一步的汽車視覺處理，也許在數據中心領域具備可以挑戰英偉達和谷歌的洞察力!然而在廣泛的性能需求、環境和應用中，人工智能加速器架構不僅在設計方面，而且在驗證和實現方面都面臨著獨特的挑戰。從一個體系架構到FPGA(在這個領域幾乎是強制性的一步)，再到生產ASIC，將是一段不平凡的歷程。不過，對于有經驗且有充分準備的設計團隊來說，如果提前做好規劃，這也未必就一定意味著是一次冒險!

01.?三個方向

如果像大多數研發團隊一樣，選擇在FPGA中進行概念驗證或驗證平臺，將從一開始就同時被拉往三個方向，具體如圖1所示。架構師團隊希望FPGA實現能夠盡可能地接近他們的微體系架構，因為對他們來說，關鍵是要看設計如何有效地實現他們的算法。而軟件團隊將推動FPGA的性能設計優化，這意味著要對架構進行某種程度的折衷，以適應所選FPGA芯片的能力和局限性。此時，還必須考慮到來自市場營銷方面的壓力，如果他們計劃想利用FPGA盡早進入市場的話。實際上還有一種風險，即概念驗證本身會有自己的生命，就像弗蘭肯斯坦生物(creature of Frankenstein)一樣。

圖1：如果選擇在FPGA中進行概念驗證或驗證平臺，將受到以下三個方向的拉力，分別來自：架構師團隊、軟件團隊和制造需求。如果設計的前兩步分別是體系架構和FPGA設計，第三步則是需要將設計移植到ASIC以進行批量生產。這將為產品帶來競爭力所需的性能、功率和面積。理想情況下，ASIC設計將準確反映原始理論架構，并結合對所選ASIC工藝和IP庫的優化。不過，即便是通過轉換經過驗證的FPGA設計，但可以在多大程度上實現優異的ASIC設計，也仍是一個至關重要的問題。答案將歸結于架構師團隊、FPGA和ASIC團隊合作的緊密程度。能夠支持這一說法的最好方式，也許就是充分研究各類人工智能加速器的架構特征，并在設計過程中予以遵循。

02.?并行處理

并行處理是最普遍的，也是AI加速器的基礎。它可以通過許多陣列的小型專用處理內核(如特定算法的GPU)來實現，或者以數據流(即專用處理器的流水線)的方式來實現。不過，這兩種體系架構都給FPGA的實現帶來了諸多挑戰。設計團隊在RTL中可以對處理單元及其互連進行編碼，并將RTL移交給FPGA設計工具。不過，要獲得一個具有足夠器件資源利用率和性能的設計，通常幾乎接近100%的布線、或至少在平面規劃和布局方面需要進行人工干預。需要注意的是，該規劃將不關注加速器的原型架構，而是關注FPGA中資源的可用性和位置。例如，體系架構可能希望計算單元聚集在本地組中，然而，FPGA則可能需要將計算單元分散在芯片上，甚至將它們拆分成更小的塊，以確保足夠的路由和RAM資源。這可能需要改變互連體系架構，例如改變總線架構。

不過，也會出現其他選項。例如，深度學習推理加速器的架構師團隊經常利用精度較低的算法(比如說，8位而不是32位)，來提高速度并節省能源。而出于性能和資源的原因，FPGA團隊可能希望利用FPGA的32位乘法累加硬宏，而不是由邏輯單元構建的8位乘法器。這樣的選擇將會逐漸使FPGA設計脫離原來的架構，并給轉換過程帶來影響。至此，是時候將實現移植轉換到ASIC中去了。

在小型、簡單的SoC中，FPGA到ASIC的轉換，意味著一個近乎機械式的逐步轉換過程。剔除任何專用的FPGA功能，如乘法累加塊、高速串行接口、PCIe接口和DRAM 控制器。然后再用功能等效的ASIC IP對它們進行置換，并對內部總線或接口進行任何必要的更改，以實現它們之間的高效互聯。再然后就是需要重新進行邏輯綜合，并插入新的時鐘網絡和自檢架構、分配電源和進行驗證。

對人工智能加速器來說，這仍然有效。在FPGA中工作的任何實體，都可以通過這種方式轉換到ASIC。然而，對于設計團隊為優化FPGA設計所做的設計更改呢?答案是，由于ASIC中的邏輯和路由資源基本上是無限的，并且有大量的第三方IP庫，這些專為FPGA所進行的更改將是不必要的，而且可能會出現適得其反的效果。進行轉換的團隊必須了解原始設計意圖，以便根據具體情況來決定是利用FPGA設計還是恢復到原始架構。對于確定綜合哪種代碼以及選擇如何最好地利用IP來說，這肯定是正確的。

03.?RAM

再舉一個存儲器的例子，可能對充分理解會有所幫助。由于存儲器的并行架構，在處理單元內部或單元之間，人工智能加速器通常會利用許多具有不同形狀、大小、類型和速度的小型RAM實例。這種做法完全符合ASIC設計的優勢，但它可能會對FPGA造成嚴重破壞。雖然可以將單個FPGA邏輯單元組轉換為邏輯架構內的小RAM，但在FPGA設計中，設計團隊通常會利用大的、硬連接的、可配置的RAM塊。這就給FPGA團隊留下了兩個選擇：要么修改原始架構，即不是利用許多較小的RAM塊，而是利用大型共享RAM塊;要么是在FPGA的大塊RAM周圍設計一個wrapper，來模擬一批較小的實例，希望不會耗盡RAM塊附近的路由資源。

圖2：從FPGA到ASIC則提供了更多的選擇。具體決策取決于對設計意圖理解的清晰程度。當需要從FPGA轉換到ASIC時，則有更多的選擇，具體如圖2所示。轉換團隊是否應該對FPGA設計進行直接轉換(在ASIC設計中實現FPGA的RAM塊功能，這對于經驗豐富的轉換者不會有任何困難)?抑或是團隊還應該恢復到具有許多分散RAM實例的原始體系架構(更小的RAM將更快、更節能，并可能恢復原始體系架構的數據流，從而消除可能的內存瓶頸)?但究竟如何決策，還取決于團隊對設計意圖的理解程度。

04.?多合一

還有一個問題，那就是多片FPGA問題。許多加速器設計對于單個FPGA來說太大，必須分布在多顆芯片上。于是，這些芯片之間的通信方式將對轉換過程帶來影響。例如，如果FPGA通過高速并行總線(例如存儲器總線)進行連接，則設計團隊可以將FPGA的所有內容移植到ASIC中，再通過安排相同的并行總線進行連接，比如利用類似PCIe的接口來實現多片FPGA之間的連接。在這種情況下，設計團隊將不得不移除PCI接口，并根據塊之間數據流的性質，用直接并行連接或可能的片上網絡來替換它們。回溯最初的體系架構，看看是否為了適應芯片間接口的插入(例如，通過插入大緩沖存儲器或創建消息傳遞協議)而被更改，然后對這些更改進行排除，這一點也至關重要。

05.?密切合作

一旦功能設計被轉換(translated)，工作就可以進入時鐘架構。這里再次指出，ASIC不受FPGA所施加的許多約束的影響。轉換團隊可以研究原始架構的操作理論，并充分利用其為本地時鐘域、門控和頻移提供的所有機會，因為所有這些在ASIC中都很容易獲得。

圖3：該表列出了FPGA到ASIC轉換過程中的每個步驟，并明確了實施責任。同樣，經驗豐富的轉換團隊可以利用加速器的并行架構來實現并行內置自檢，利用他們對設計意圖的清晰理解和對測試提供商能力的充分了解。實際上，這種優化不僅已經超越了ASIC設計本身，而是進一步深入到了供應鏈。如果各方對圖3所示的步驟內容和責任充分理解并實施得好，將會大幅度降低測試成本，從而顯著節省總單位成本。至此已經看到，將人工智能加速器設計從中間FPGA轉換為ASIC，幾乎也是一個機械式的過程。但由于人工智能與加速器高度并行的性質，對于轉換團隊來說，如果能夠充分理解原始設計意圖和架構的微妙之處、能夠識別FPGA特定優化、具有人工智能半導體設計經驗、能夠在客戶和ASIC團隊專家之間自由分配任務，就可以取得更好的結果。不過，任何時候都要牢記，最終實現具有卓越功率、性能和面積的ASIC，才是設計的初衷。

審核編輯：黃飛

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2016-09-27 10:42:13

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