1 引言

CCD (Charge Coupled Devices)電荷藕合器件是20世紀(jì)70年代初發(fā)展起來的新型半導(dǎo)體 器件。目前CCD作為光電傳感器由于其具有體積小、重量輕、功耗小、工作電壓低和抗燒毀 等優(yōu)點以及在分辨率、動態(tài)范圍、靈敏度、實時傳輸、自掃描等特性，廣泛地應(yīng)用于攝像 材、氣象、航天航空、軍事、醫(yī)療以及工業(yè)檢測等眾多領(lǐng)域。

我們需要對CCD相機所獲取的大量高速圖像數(shù)據(jù)進(jìn)行采集、存儲，以便做后續(xù)處理和應(yīng) 用，而進(jìn)行這一系列信號處理之前，目標(biāo)信號的獲取及所獲信號的質(zhì)量關(guān)系到調(diào)試整個相機 系統(tǒng)的關(guān)鍵。在調(diào)試相機系統(tǒng)時，由于調(diào)試的系統(tǒng)總有一些不完善的因素，同時又因為多次 的調(diào)試也會增加CCD芯片的風(fēng)險成本，尤其對于比較昂貴的CCD芯片，調(diào)試中如若經(jīng)常使用將 會帶來損壞的風(fēng)險，因此在調(diào)試過程中對CCD芯片輸出信號的分析和模擬就成為一項極其重 要的工作。本文設(shè)計了一種基于CPLD的可編程寬頻、高精度CCD信號發(fā)生器。充分利用CPLD 的可編程性，模擬出CCD在各種復(fù)雜環(huán)境下的采集信號，同時滿足系統(tǒng)對波形和時序的要求， 輸出信號頻率達(dá)到11MHz。

2 分析CCD 輸出信號的特點

一個 CCD 信號的輸出序列由復(fù)位脈沖開始，當(dāng)FET 開關(guān)閉合時，圖1 中的傳感器電容上的電壓為初始的參考電壓值，這個參考電壓值被稱為復(fù)位饋通電平。經(jīng)過一定的饋通延遲時 間后，這個電壓值降低，成為真正的復(fù)位電平。此時，F(xiàn)ET 開關(guān)打開，則像素電荷被轉(zhuǎn)移到 這個電容上，相應(yīng)的改變了電容上的電壓值。這個電壓值就是參考電平、像素電平以及一些 噪聲疊加而成的。當(dāng)CCD 開始工作讀取有效信號時，輸出信號在每個復(fù)位信號的上升沿時復(fù) 位，即在輸出信號上出現(xiàn)復(fù)位干擾脈沖1,然后回到參考電平2，開始讀取積分得來的是像元 信號3。實際像素寬度為3 的寬度，1、2、3 的寬度和為一個像素周期，每個像素的信號幅 度為2 和3 的高度差，這些都是CCD 輸出信號的重要參數(shù)。CCD 輸出的信號中包含了較大的 直流分量。直流偏置電壓是CCD 正常工作所不可缺少的，其值在幾伏到十幾伏范圍內(nèi)變化， 并且只消耗幾毫安以下的電流，很容易由穩(wěn)壓電源必要時經(jīng)電阻或電位器分壓以及電容濾波 得到。

圖1 CCD輸出信號

3 硬件結(jié)構(gòu)

整個系統(tǒng)由數(shù)字信號發(fā)生模塊、數(shù)模轉(zhuǎn)換模塊和輸出處理模塊3部分構(gòu)成。選取CPLD以構(gòu)成 信號發(fā)生模塊，充分利用它的可編程性，構(gòu)造出CCD在各種復(fù)雜環(huán)境下的采集數(shù)據(jù)，同時生 成與數(shù)據(jù)信號相匹配的控制信號，控制下級數(shù)模轉(zhuǎn)換模塊的工作。數(shù)模轉(zhuǎn)換模塊接收上級發(fā) 送過來的數(shù)據(jù)和控制信號，在控制信號的控制下將數(shù)據(jù)轉(zhuǎn)換為模擬信號輸出。由于該模塊的 轉(zhuǎn)換輸出為電流，所以還需要增加一個轉(zhuǎn)換模塊將電流轉(zhuǎn)換為系統(tǒng)所需要的電壓信號，同時為了滿足系統(tǒng)對信號精度的要求，還需要增加有源和無源濾波電路模塊。系統(tǒng)框圖如圖2所示，晶振作為CPLD的時鐘信號（clk）輸入，其它的信號均由其產(chǎn)生。

圖2系統(tǒng)原理框圖

主要工作分為以下幾個方面：

（1）信號發(fā)生模塊

利用 VHDL 語言設(shè)計CCD 輸出圖像信號和時序控制信號，輸出信號有模擬出來的數(shù)字圖 像信號（10 位并行輸出）和時序控制信號，主要包括：相關(guān)雙采樣信號，A/D 采樣所需時序 脈沖信號，行、場同步脈沖信號等。

（2）數(shù)模轉(zhuǎn)換模塊

將模擬的數(shù)字信號經(jīng)由數(shù)模轉(zhuǎn)換器得到模擬信號，高速的數(shù)模轉(zhuǎn)換器件一般都是電流查 分輸出，因此需要對輸出的模擬信號進(jìn)行后續(xù)處理。

（3）輸出處理模塊

對由?DAC 輸出的模擬信號，通過運放將其轉(zhuǎn)換為電壓輸出信號，并進(jìn)行進(jìn)一步處理得 到符合要求的CCD 輸出信號。

4 信號發(fā)生模塊CPLD 的設(shè)計

4.1選擇符合要求的CPLD

本設(shè)計采用LATTICE公司的ispLSI1032e CPLD，該芯片共有84個引腳，可用門數(shù)達(dá)6000 個，192個邏輯單元，可單獨配置為輸入、輸出及雙向工作方式，64個通用I/O口，其傳輸延 時為7.5ns，最高工作率高達(dá)125MHz,可以滿足本設(shè)計的要求。該系統(tǒng)要求的輸出頻率為11MHz的相關(guān)雙采樣形式的CCD信號，并且對信號的時序有著嚴(yán)格的要求，選用66MHz的晶振，作為 CPLD的時鐘輸入。

4.2 程序設(shè)計

輸出的數(shù)字信號要提供給圖像傳感器的下一級采樣系統(tǒng)，符合一定的時序要求，采樣所 需時序脈沖信號，輸出信號有模擬CCD 輸出信號，相關(guān)雙采樣信號，故需要A/D 采行同步脈 沖信號等。信號發(fā)生模塊CPLD 部分，我們除了需要產(chǎn)生所有的數(shù)字信號之外，還需要為下一部分的數(shù)模轉(zhuǎn)換模塊準(zhǔn)備好需要的數(shù)據(jù)和D/A 時鐘時序。

在利用 VHDL 語言在isp 環(huán)境下編程、仿真、調(diào)試，得到幾幅模擬灰度圖像和行、場同步信號。輸出信號有數(shù)字圖像信號（10 位并行輸出），D/A 的時鐘信號(clock1)和寫信號 (wrt)，相關(guān)雙采樣信號，行、場同步脈沖信號等。輸入時鐘信號(clk)為66MHz，行同步信號row 用來保證輸出像元的同步。

它的輸出作為模擬CCD 數(shù)據(jù)產(chǎn)生和D/A 轉(zhuǎn)換控制模塊的時鐘輸入。模擬CCD 數(shù)據(jù)產(chǎn)生 模塊輸出的方波信號ccdout[9..0]，經(jīng)過DAC 變換后，生成CCD 的模擬輸出信號。D/A 轉(zhuǎn) 換控制模塊生成DAC 的寫信號WR 和時鐘信號CLK，要求D/A 在數(shù)據(jù)ccdout[9：0]的一個周 期內(nèi)采樣轉(zhuǎn)換高低電平各一次，需要wrt 和clock1 在ccdout[9..0]的高低電平處分別采樣, 為保證clock1 與wrt 信號的相位關(guān)系，令wrt 信號在clk 的上升沿變換，clock1 信號在clk 的下降沿變換，這樣就產(chǎn)生了我們所需要的數(shù)據(jù)和控制信號。

4.3 仿真結(jié)果

本設(shè)計實現(xiàn)了采用VHDL硬件編程語言和CPLD產(chǎn)生系統(tǒng)的數(shù)據(jù)源信號，包括模擬CCD輸出 的模擬信號產(chǎn)生前的一組數(shù)字信號和用于下一級所需要的的控制時序，保證了系統(tǒng)輸出信號 的速度和相位關(guān)系。如圖3的仿真波形所示，ccdout[9..0]為模擬的圖像信號，shp、shd為 相關(guān)雙采樣信號，clock1、wrt為下一級數(shù)模轉(zhuǎn)換模塊D/A的控制信號。參考脈沖shp和視頻 脈沖shd在一個像元間隔分別采樣一次，最終輸出信號為采集到的參考電平與視頻電平之間 的差值，采用相關(guān)雙采樣技術(shù)可以濾除疊加在輸出信號上的復(fù)位噪聲。

5、數(shù)模轉(zhuǎn)換及輸出處理模塊

選用DAC2900 作為數(shù)模轉(zhuǎn)換器，將模擬的灰度圖像經(jīng)數(shù)模轉(zhuǎn)換得到的模擬信號。DAC2900 是TI 公司生產(chǎn)的10 位高速D/A 器件，DAC2900 采用單一電源工作，電源范圍為3.3-5V， DAC2900 是電流輸出數(shù)模轉(zhuǎn)換器，它提供差分電流輸出，可支持單端或查分應(yīng)用。兩個輸出 電流的匹配確保在差分輸出結(jié)構(gòu)中提高其動態(tài)性能，電流輸出可直接與輸出電阻相接，提供 兩個互補的單端電壓輸出，也可直接輸入變壓器。

DAC2900的模擬信號輸出可以采取單端輸出方式或者差分輸出方式。單端輸出方式連接 比較簡單，但抗噪性能差，所以采取差分輸出方式，以盡量減少信號噪聲以及電磁的干擾。

其是采用差分輸出方式可以將所有偶次諧波通過正反兩個輸入信號基本上互相抵消。

DAC2900芯片資料提供的原理圖如圖4所示，配置方案的參考公式如下：

?

V 為DAC2900內(nèi)部+1.25V基準(zhǔn)電壓， SET R 為DAC2900從外部引入的配置電阻值，由公 式（1）可知，可以通過設(shè)定該電阻值來調(diào)節(jié)OUTFS I ,由公式（2）得出，從而可以控制電壓OUT V 的大小。本系統(tǒng)SET R 取值為2K Ω ，可以得到20mA的滿量程輸出。系統(tǒng)要求轉(zhuǎn)換電壓范圍為 0-500mV，則輸出電阻F R 取值為25 Ω ，滿足系統(tǒng)要求。利用CADENCE軟件實現(xiàn)PCB設(shè)計，原 理圖如圖5所示：

6、提高信號精度

經(jīng)過上述的數(shù)字的信號生成，數(shù)模轉(zhuǎn)換及轉(zhuǎn)換，基本上可以得到所需要的頻率為11 MHz 的信號波形。信號上疊加了很多的高頻噪聲，無法滿足下級采樣系統(tǒng)對低噪聲的要求。因此 需要從PCB的布局、布線及器件的配置等多個角度人手，對信號進(jìn)行改進(jìn)，把噪聲限制在10 mV 以下，主要從以下三方面來提升系統(tǒng)性能，抑制噪聲：

（1）電源濾波部分。電源噪聲的危害最大，通過對電源部分增加濾波電路來濾除電源 噪聲，同時因為大旁路電容可能因諧振而失效，所以在電路板上布置了一些比較小的旁路電 容陣列，CPLD器件的每個供電電壓管腳都要外接0.1μ ，電容來進(jìn)行濾波。

（2）由于系統(tǒng)工作在較高的頻率，所以要考慮到信號的完整性問題，即解決信號的反 射及信號之間的串?dāng)_問題。選取串聯(lián)端接的方法，并且將匹配電阻盡量靠近信號發(fā)送端。同 時將設(shè)計完成的PCB圖導(dǎo)入CADENCE軟件進(jìn)行仿真，確定最佳的串聯(lián)電阻值，實際系統(tǒng)通過串 聯(lián)匹配電阻后，信號的過沖和振鈴現(xiàn)象得到了有效的消除。

（3）增加模擬一階有源濾波電路。通過示波器發(fā)現(xiàn)生成信號上疊加有高頻噪聲，為了 濾除該噪聲，選用OPA680放大器構(gòu)成有源低通濾波電路。通過調(diào)節(jié)器件參數(shù)來改變濾波器的 低通頻率范圍，大大方便了系統(tǒng)調(diào)試，有效的濾除了高頻噪聲。在接插件管腳增加RC低通濾 波電路，實際證明對提高信號質(zhì)量有一定的改善作用。

7 結(jié)束語

編譯仿真通過后，在頂層用原理圖進(jìn)行綜合實現(xiàn)，然后燒入芯片進(jìn)行實驗，并根據(jù)實際 運行情況，對設(shè)計進(jìn)行改進(jìn)。如根據(jù)實際器件的延時特性．在設(shè)計中某些地方插入適當(dāng)?shù)难?遲單元以保證各時延一致。本設(shè)計完成了CCD 輸出信號仿真,并給出最終仿真波形。我們對 設(shè)計的信號發(fā)生器在不同配置數(shù)據(jù)下的輸出信號進(jìn)行了測試，信號的波形和信噪比都完全能 達(dá)到系統(tǒng)所要求的性能指標(biāo)，從而表明該設(shè)計方案是行之有效的。

創(chuàng)新點：本文設(shè)計了一種基于CPLD的可編程高精度CCD信號發(fā)生器。充分利用CPLD的可編程性．模擬出滿足系統(tǒng)要求的CD信號，輸出信號頻率達(dá)到1IMHZ。