數字信號微處理器DSP具有高速運行與數據處理的功能，以其高性能和低功耗的優勢為實時導航系統的數學計算提供了有效的硬件平臺。在現代武器裝備中，設計了基于DSP芯片的車載導航系統，其在民用和軍事領域均發揮著重要作用，系統具有高可靠性、安全性等特點。

　　1 車載導航系統工作原理

　　車載導航系統的主要功能是定時采集陀螺正交編碼信號、加速度計的輸入和里程計輸入信號，并對采集的數據進行必要的處理，以實現導航解算。同時將采集數據通過RS422總線和CAN總線發送至地面監測設備;并通過RS422總線接收相關的命令及參數。該系統結構如圖1所示。

　　圖1 車載導航系統結構框圖

　　2 系統硬件設計

　　2.1 處理器及存儲器設計

　　車載導航系統電路采用TI公司的TMS320C6713B-A200作為DSP，該DSP芯片標稱主頻為200 MHz，工作在160 MHz主頻時DSP處理能力為1600 MI·s-1/1 200MFLOPS。使用40 MHz的晶振作為DSP的時鐘輸入，經內部鎖相環倍頻后作為DSP工作的時鐘，使用一片TPS70345電壓調整器為其提供3.3 V的IO電壓和1.2 V的內核電壓;采用一片容量為16 MB的MT48LC4M3282TG-7IT芯片作為SDRAM的存儲器，存儲器直接接入DSP的EMIF總線上，SDRAM芯片的地址線BA1、BA0和A11～A0接DSP芯片的EA15～EA2，數據線D31～D0接ED31～ED0。FlashRom芯片的地址線A22～A0接DSP芯片的GP13～CP11和EA21～EA2，數據線DQ15～DQ0，接ED15～ED0，初始化時GP13～GP13個引腳的狀態為高，SDRAM芯片的片選信號接DSP芯片的CE0;采用一片容量為16 MB的S29GL128N10TFIR1芯片為FlashRom存儲器，FlashRom芯片的片選信號接DSP芯片的CE1。之所以DSP芯片的CE1接到FlashRom的片選上，是因其引導方式采用從ROM加載，BOOT程序存放在FlashRom存儲器中。存儲器的讀寫信號均接到DSP芯片的AWE信號上。DSP通過EMIF總線接口訪問外部存儲器，可通過操作寄存器控制對外部存儲器的訪問，簡化了電路的設計。

　　2.2 電源設計

　　車載導航系統輸入電源為27±9 V，經MHF+28515將24 V轉換為+15 V和+5 V的電壓，MHF+28515的輸入電壓范圍為16～48 V，輸出功率15 W，其中+5 V電壓輸出最大功率為7.5 W，電流1 500 mA，+15 V電壓輸出功率最大分別為5 W，電路330 mA。由于車載導航系統電路自身+5 V電源使用的電流約為1000 mA，所以能提供+5 V，電流》140 mA的輸出給外部使用，為滿足系統中各部件的供電要求，設計了車載導航系統供電系統。

　　MHF+28515輸出的+5 V電源為整個模塊提供數字電源，其中CAN總線協議芯片等部分+5 V工作的芯片直接使用該電源;其他電路使用經轉換后的電源其處理方法包括：通過電壓調整器TPS70345將+5 V電源轉換成3.3 V和1.2 V電源，其中3.3 V供DSP外圍電路及SDRAM、Flash等芯片使用，1.2 V供DSP內核使用;通過電壓調整器TPS70351將+5 V電源轉換成3.3 V和1.8 V電壓，其中3.3 V供FPGA外圍電路、光耦等芯片使用，1.8 V供FPGA內核使用;通過兩個DC/DC模塊NKE0503將+5 V電源轉換成3.3 V電壓，一個供RS422隔離電路中的MAX3490及光耦使用，另一個供RS232隔離電路中的MAX3232及光耦使用。通過一個DC/DC模塊NME0505將+5 V電源進行隔離，供MAX481、CAN總線收發器和其通路上的光耦使用。MHF+28515輸出的±15 V電源為整個模塊提供模擬電源，其中+15 V電壓通過三端穩壓器JW78M05將電壓轉換成+5 V模擬電壓，供LM3940IMP和REF196使用;+5 V模擬電壓通過LM3940IMP轉換成3.3 V模擬電壓，為運放供電;+5 V模擬電壓通過REF196轉換成3.3 V模擬電壓，為電橋供電;+15 V和-15 V電壓則是為運放OP497供電。

　　2.3 輸入信號

　　車載導航系統電路輸入信號有3路加速度計信號、3路陀螺信號、兩路里程計信號、兩路標頻信號、一路行車狀態信號、9路狀態檢測信號和10路測溫信號。

　　加速度計信號的信號形式為可逆脈沖，幅值TTL，滿量程為256 kHz，經3路16位計數器計數，上升沿觸發，中斷5鎖存，加速度計信號采用RC濾波和帶施密特觸發輸入的反向器進行整形處理，然后通過74LVC244進行電平轉換后引入FPGA中。

　　陀螺信號的信號形式為正交編碼信號，幅值高電平4～5 V，低電平0～0.8 V，電流≤8 mA，頻率≤1.5 MHz，相位差90°±20°，經3路16位計數器計數，上升沿觸發，中斷5鎖存，陀螺信號也與加速度計信號相同，進行整形處理。而標頻信號頻率為128 kHz，幅值TTL，也信號需整形。因此，標頻信號的處理形式和加速度計信號處理方法相同。

　　里程計信號包括兩路里程計信號、1路行車狀態信號和1路里程計地，幅值12 V，驅動能力30 mA，需光耦隔離，設置兩個16位計數器和1位狀態寄存器，分別記錄里程計脈沖輸入和狀態信息，里程計脈沖上升沿觸發計數，中斷5鎖存;要求行車狀態信號State可用命令使能和禁止，使能狀態下當State=1時，里程計信號加法計數;當State=0時，減法計數;禁止狀態下里程計信號加法計數，里程計信號先經RC濾波電路和保護二極管，然后經光隔進入FPGA。

　　狀態檢測信號包括3路跳模檢測信號、3路高壓狀態信號和3路機抖狀態信號，信號形式均為開關量，幅值為TTL，機抖狀態信號和高壓狀態信號需光耦隔離。跳模檢測信號處理形式和參數選擇與加速度計信號相同;高壓狀態信號和機抖檢測信號處理形式則與陀螺信號一致。

　　測溫信號包括10路測溫電阻輸入和1路測溫電阻輸入公共端，溫度范圍在-45～+70℃，測溫電阻與模塊上3個高精度電阻組成電橋，按照電橋工作原理，橋臂電阻的阻值應小于測溫電阻的最小值，并應當考慮一定的冗余，溫度系數的計算公式為R0×3.85×10-3，其中R0是0℃電阻，由于采用了高精度電阻和12位的AD，A/D轉換精度》0.5 ℃，可用多路開關實現。電橋兩臂中點分別接入運算放大器進行跟隨處理，再經后級放大后由A/D轉換芯片采集溫度測試結果，A/D轉換芯片采用串行接口芯片，與DSP的McBSP1接口連接，該芯片分辨率為12位，并具有10 μs的轉換時間及最大11路的A/D輸入。

　　在車載導航系統電路設計中采用了CAN總線設計。CAN總線獨立控制器采用SJA1000T，使用16 MHz晶振作為時鐘輸入，可通過軟件配置ID號和數據傳輸波特率，最大速率為1 Mbit·s-1。其總線控制器使用數據地址復用總線，經FPGA轉換后與DSPEMIF總線連接。CAN總線控制器信號采用TTL電平（5 V），與信號為3.3 V電平的FPGA之間需使用SN74LVC4245作電平轉換。CAN總線接收器采用Philips Semiconductors公司PCA82C250。其總線控制器與收發器之間的數據傳輸信號采用光耦進行隔離。CAN總線接口電路如圖2所示。

　　圖2 CAN總線接口電路

　　2.4 FPGA設計

　　車載導航系統電路采用FPGA處理模塊上控制邏輯、各輸入信號的計數及實現串行接口通訊協議。FPGA對輸入信號進行計數，并對標頻信號分頻產生中斷5信號，產生中斷5信號的同時對各計數器值進行鎖存。DSP可通過EMIF總線訪問FPGA的內部資源，地址空間占用EMIF總線的CE2。FPGA的加載模式為主控串行模式（Master Serial Mode），FPGA功能框圖如圖3所示。FPGA設計包括加速度計信號計數器設計、陀螺信號計數器設計、里程計信號計數器設計、陀螺合頻計數器設計、標頻分頻器設計、狀態檢測、故障檢測信號和串行通訊接口設計。

　　圖3 FPGA功能框圖

　　加速度計信號輸入為可逆脈沖，每個通道加速度計輸入包括3路信號，分別是+A、-A和GND，按照設計要求，+A信號上有脈沖時計數值增加，-A信號上有脈沖時計數值減少，當頻標分頻中斷產生時，將計數結果存入鎖存器內。在FPGA中設計了16位的計數器，上電復位計數器為0，+A信號上有脈沖時計數值加1，-A信號上有脈沖時計數值減1，當頻標分頻中斷產生時，將計數結果存入鎖存器內，DSP可通過EMIF訪問鎖存器得到加速度計信號計數器的結果。

　　陀螺信號輸入形式為正交編碼信號，每個通道陀螺信號輸入包括3路信號，分別是A、B和DGND，當A相超前B相90°時計數值增加，當A相落后B相90°時計數值減少。在設計時輸入信號先經過鑒相電路，識別A路和B路信號的相位先后，并產生兩路4倍頻的可逆脈沖信號，然后對可逆脈沖進行計數，當標頻信號中斷產生時，將計數結果存入鎖存器內。

　　里程計信號包括兩路計數輸入和一路行車狀態信號輸入，計數輸入每路使用一個16 bit計數器，當中斷產生時將計數器數值存入鎖存器;行車狀態信號（STATE）上電初始為無效狀態，用戶通過命令設置STATE狀態是否有效。其STATE信號處于有效狀態時，STATE為1，里程計計數器遞增計數;若STATE為0時，里程計計數器遞減計數;而當STATE信號處于無效狀態時，里程計計數器遞增計數。

　　在FPGA中設計了16位計數器，上電復位計數器為0，計數器的值均增加，而計數器均加1，當頻標分頻中斷產生時，將計數結果存入鎖存器內。DSP可通過EMIF訪問鎖存器得到陀螺合頻計數器的結果。

　　標頻分頻器用來將標頻信號分頻，產生鎖存FPGA內加速度計數器、陀螺計數器、里程計計數器的計數值以及狀態檢測信號的狀態中斷信號。在FPGA中標頻分頻器由一個預定標器和一個計數器組成，可由軟件編程設置分頻，DSP通過EMIF總線向預定標器寫入需分頻的數值，計數器記錄頻標脈沖的個數，計數至定標值時計數器輸出并清零，而計數器輸出至DSP的中斷，同時鎖存FPGA內加速度計數器、陀螺計數器、里程計計數器的計數值以及狀態檢測信號的狀態。

　　狀態檢測信號為開關量信號，狀態存放在一個地址中，每一位代表一路的狀態。在FPGA中設計一個16位的寄存器，存放行車狀態、高壓檢測信號狀態、機抖檢測信號狀態及跳模檢測信號狀態，并在中斷時將信號鎖存到鎖存器中。

　　故障檢測信號是通過一個地址寫入故障檢測向量，根據故障檢測向量每一位具體是0或1，由可編程邏輯器件將故障檢測向量自動設置輸出引腳。在FPGA中設置一個8位的存儲器，用于存放故障檢測向量，信號經驅動后輸出。

　　FPGA內部設計了串行協議模塊，經外接電路組成RS232和RS422串行接口。集成協議芯片參照ST16C2552進行設計，對其MODEM控制等功能進行了裁減。而串行接口工作波特率也均可設置。