Achronix半導體公司推出其第四代嵌入式FPGA產(chǎn)品Speedcore Gen4 eFPGA IP，以支持客戶將FPGA功能集成到他們的SoC之中。Speedcore Gen4將性能提高了60％、功耗降低了50％、芯片面積減少65％，同時保留了原有的Speedcore eFPGA IP的功能，即可將可編程硬件加速功能引入廣泛的計算、網(wǎng)絡和存儲應用，實現(xiàn)接口協(xié)議橋接/轉換、算法加速和數(shù)據(jù)包處理。

在Speedcore Gen4架構中，Achronix將機器學習處理器（MLP）添加到Speedcore可提供的資源邏輯庫單元模塊中。MLP模塊是一種高度靈活的計算引擎，它與存儲器緊密耦合，從而為人工智能和機器學習（AI / ML）應用提供了性能/功耗比最高和成本最低的解決方案。

Achronix 半導體公司總裁兼首席執(zhí)行官Robert Blake說道：“Achronix是第一家向SoC開發(fā)公司提供量產(chǎn)eFPGA IP的公司，使他們能夠創(chuàng)建支持各種全新應用的可編程數(shù)據(jù)加速器。新的Speedcore Gen4 eFPGA架構提供了以前僅在ASIC中才能實現(xiàn)的、最佳的硬件加速平衡，以及我們經(jīng)過量產(chǎn)驗證過的FPGA技術提供的靈活性和可編程性，從而為新興人工智能/機器學習和高數(shù)據(jù)帶寬應用的爆炸式需求提供了支持?！?/p>

Robert補充到：“我們正在使用經(jīng)過驗證的同樣的方法體系來為客戶提供最新的Speedcore Gen4 eFPGA技術，來滿足他們將eFPGA IP的所有優(yōu)勢和靈活性與增強的人工智能/機器學習功能相結合的愿望，而這種最前沿的人工智能/機器學習功能得益于我們最新機器學習處理器單元模塊和臺積電（TSMC）最先進的7nm工藝技術。”

解決帶寬爆炸問題

固定和無線網(wǎng)絡帶寬的急劇增加，加上處理能力向邊緣等進行重新分配，以及數(shù)十億物聯(lián)網(wǎng)設備的出現(xiàn)，將給傳統(tǒng)網(wǎng)絡和計算基礎設施帶來壓力。這種新的處理范式意味著每秒將有數(shù)十億到數(shù)萬億次的運算。傳統(tǒng)云和企業(yè)數(shù)據(jù)中心計算資源和通信基礎設施無法跟上數(shù)據(jù)速率的指數(shù)級增長、快速變化的安全協(xié)議、以及許多新的網(wǎng)絡和連接要求。傳統(tǒng)的多核CPU和SoC無法在沒有輔助的情況下獨立滿足這些要求，因而它們需要硬件加速器，通常是可重新編程的硬件加速器，用來預處理和卸載計算，以便提高系統(tǒng)的整體計算性能。經(jīng)過優(yōu)化后的Speedcore Gen4 eFPGA已經(jīng)可以滿足這些應用需求。

Speedcore Gen4是最佳的人工智能/機器學習加速器

除了計算和網(wǎng)絡基礎設施的通用要求之外，人工智能/機器學習還對高密度和針對性計算產(chǎn)生了顯著增加的需求。與以前的Achronix FPGA產(chǎn)品相比，新的Achronix機器學習處理器（MLP）利用了人工智能/機器學習處理的特定屬性，并將這些應用的性能提高了300％。這是通過多種架構性創(chuàng)新來實現(xiàn)的，這些創(chuàng)新可以同時提高每個時鐘周期的性能和操作次數(shù)。

新的Achronix機器學習處理器（MLP）是一個完整的人工智能/機器學習計算引擎，支持定點和多個浮點數(shù)格式和精度。每個機器學習處理器包括一個循環(huán)寄存器文件（Cyclical Register File），它用來存儲重用的權重或數(shù)據(jù)。各個機器學習處理器與相鄰的機器學習處理器單元模塊和更大的存儲單元模塊緊密耦合，以提供最高的處理性能、每秒最高的操作次數(shù)和最低的功率分集。這些機器學習處理器支持各種定點和浮點格式，包括Bfloat16、16位、半精度、24位和單元塊浮點。用戶可以通過為其應用選擇最佳精度來實現(xiàn)精度和性能的均衡。

為了補充機器學習處理器并提高人工智能/機器學習的計算密度，Speedcore Gen4查找表（LUT）可以實現(xiàn)比任何獨立FPGA芯片產(chǎn)品高出兩倍的乘法器。領先的獨立FPGA芯片在21個查找表可以中實現(xiàn)6x6乘法器，而Speedcore Gen4僅需在11個LUT中就可實現(xiàn)相同的功能，并可在1 GHz的速率上工作。

架構性創(chuàng)新提高系統(tǒng)性能

與上一代Speedcore產(chǎn)品相比，新的Speedcore Gen4架構實現(xiàn)了多項創(chuàng)新，從而可將系統(tǒng)整體性能提高60％。其中查找表的所有方面都得到了增強，以支持使用最少的資源來實現(xiàn)各種功能，從而可縮減面積和功耗并提高性能。其中的更改包括將ALU的大小加倍、將每個LUT的寄存器數(shù)量加倍、支持7位函數(shù)和一些8位函數(shù)、以及為移位寄存器提供的專用高速連接。

其中的路由架構也借由一種獨立的專用總線路由結構得到了增強。此外，在該路由結構中還有專用的總線多路復用器，可有效地創(chuàng)建分布式的、運行時可配置的交換網(wǎng)絡。這為高帶寬和低延遲應用提供了最佳的解決方案，并在業(yè)界首次實現(xiàn)了將網(wǎng)絡優(yōu)化應用于FPGA互連。

如何評估Speedcore Gen4

Achronix的ACE設計工具中包括了Speedcore Gen4 eFPGAs的預先配置示例實例，它們可支持客戶針對性能、資源使用率和編譯時間去評估Speedcore Gen4的結果質(zhì)量；Achronix現(xiàn)已可提供支持Speedcore Gen4的ACE設計工具。Speedcore采用了一種模塊化的架構，它可根據(jù)客戶的要求輕松配置其大小。Achronix使用其Speedcore Builder工具來即刻創(chuàng)建新的Speedcore實例，以便滿足客戶對其快速評估的要求。對于需要了解芯片尺寸和功率信息的客戶，可以聯(lián)系Achronix來了解有關其特定Speedcore Gen4 eFPGA的面積和工藝要求的詳細信息。

供貨

對于已量產(chǎn)的Speedcore架構，Achronix可在6周內(nèi)為客戶配置并提供Speedcore eFPGA IP和支持文件。采用臺積電7nm工藝節(jié)點的Speedcore Gen4將于2019年上半年投入量產(chǎn)，但是芯片設計企業(yè)現(xiàn)已可以聯(lián)系Achronix，以獲得支持其特定需求的Speedcore Gen4實例。Achronix還將于2019年下半年提供用于臺積電16nm和12nm工藝節(jié)點的Speedcore Gen4 eFPGA IP。