0 引言

現代通信技術發展日新月異，通信系統必須具備良好的可升級能力以適應時代的發展?，F場可編程門陣列（Field Programmable Gate Array，FPGA）由于同時具備硬件電路高速運行和軟件可編程的雙重優點，被廣泛應用于通信領域中。FPGA在上電后，需要加載配置文件對內部各功能模塊進行初始化，而配置文件加載的效率直接影響系統的初始化時間。因此如何設計一種高效的FPGA加載方案，是通信系統設計中的一個重要環節。

文獻的加載方案采用外部專用的E2PROM器件存儲配置文件，并在上電后由FPGA控制整個加載過程。這種主動加載的配置方式需要專門的外部存儲芯片，使用面窄，無法實現靈活的在線升級，并且由于EEPROM的容量有限，只能用于加載一些小的FPGA邏輯文件。文獻提出采用CPU外掛FLASH存儲配置文件，采用通用輸入／輸出（General Purpose Input／Output，CPU GPIO）管脾模擬被動串行（Passive Serial，PS）加載時序進行配置文件加載的方案，然而這種方案需要占用CPU寶貴的GPIO資源，雖然采用PS方式加載可以節省一定的管腳，但是由于CPU沒有專門的PS加載控制器，必須通過軟件控制GPIO來模擬PS加載的時序，對于軟件最普遍使用的C語言，每一步操作都需要數條指令，耗費時間。對于有多個FPGA，要求遠程升級，且對配置速度要求高的大型系統來說，這樣的加載時間是無法忍受的。

本文介紹了一種基于CPLD加載FPGA的方案：FPGA配置文件被存放在CPU外掛的FLASH存儲器中，加載時由CPU將配置文件讀出，再通過連接CPLD的Local Bus總線將數據以并行方式送給CPLD，CPLD利用速度較高的時鐘將數據串行送入FPGA。該方案既可以節省CPU和FPGA的管腳，又可以實現FPGA在線快速加載。

1 FPGA及其加載方式介紹

FPGA是一種可編程器件，用戶可通過軟件手段配置FPGA器件內部的連接結構和邏輯單元，完成所需的數字電路功能。目前市場上有三種基本的FPGA編程技術：SRAM，反熔絲和FLASH。其中基于SRAM的FPGA由于其速度快且具有可重編程能力，是目前應用最廣泛的一種。但是這種FPGA是易失性的，每次掉電后，FPGA恢復白片，內部邏輯消失，上電時需要重新為FPGA加載配置數據。

大部分FPGA的加載方式都可以分為主動加載和被動加載。主動加載和被動加載最大的區別在于加載過程是由誰來控制，主動加載的加載過程是由FPGA自身控制，FPGA主動從外部存儲器中讀取邏輯信息來為自己進行配置，FPGA內部的振蕩器產生加載時鐘。

被動加載的整個加載過程都是由外部控制器控制，FPGA接收配置時鐘，配置命令和配置數據，給出配置狀態信號以及配置完成指示信號等。

為了選擇一種合適的加載方式，這里將Altera公司FPGA產品的各種加載方式的對比于如圖1所示。需要注意的是，配置速度的快慢只是相對的，其他一些因素如閃存的讀取時間，驅動時鐘頻率等也會影響配置的時間。

從圖中可以看到，并行加載方式雖然速度較快但是耗費較多的管腳；而串行加載則可以節省管腳、降低成本。在幾種串行加載方式中，PS加載方式是大部分器件都支持的方式，因此本文后續的設計方案選擇PS加載方式進行實現。

2 加載方案的設計

整個加載方案主要由硬件電路，CPLD邏輯，軟件代碼幾部分組成。

2．1 硬件設計

在第1節的討論中選擇了PS加載方式。PS加載一般要用到5根信號線，分別是nconfig，dclk，data，nstatus和conf_done，它們的含義如圖2所示。

在傳統的PS加載方式中，CPU與FPGA的連線如圖3所示。

這種加載方式的原理是：先將FPGA的配置數據放在CPU外掛非易失性存儲器中，CPU啟動后，CPU通過GPIO模擬時序的方式將配置數據加載到FPGA中。CPU以這種方式產生的加載時鐘只有kHz，加載一個10 MB大小的配置文件大概需要100 s。通過優化代碼可以減小加載時間，但是軟件不能模擬高頻時鐘是其固有的缺陷。CPLD可以利用外部高速時鐘作為加載參考時鐘，且由于它控制簡單，擴展方便的特性，可以作為加載的橋梁，在CPU和FPGA之間建立快速加載的通道。

利用CPLD進行PS加載的電路連接設計如見圖4。

CPU要從外掛存儲器中讀取配置文件，然后發起加載任務，通知CPLD開始加載并通過Local Bus向CPLD發送加載數據。常用的CPU Local Bus參考時鐘約為66 MHz，加載1 B的數據需要約15璐。CPLD對外部參考時鐘（可選擇，本文選用66 MHz晶振）進行4分頻后作為加載時鐘，此時鐘約為16．5 MHz，其加載效率比CPU GPIO加載方式提高10倍以上。

2．2 CPLD加裁模塊的設計

CPLD加載模塊主要是利用CPLD邏輯代碼實現PS加載時序，達到快速加載的目的。FPGA的PS加載時序如圖5所示。

PS加載的過程如圖6所示。

根據PS加載的時序和流程圖，設計通過CPU和CPLD對FPGA進行加載的過程如下：CPLD在收到CPU發出的加載開始命令后，將nconfig信號拉低（器件時序對nconfig的低電平脈寬有要求），當FPGA收到nconfig的低脈沖有效信號后，會馬上清除現有的程序進入加載狀態，拉低nstatus和conf_done信號，在nconfig信號變高500 μs（器件要求）后CPLD可以開始向FPGA送時鐘和數據進行加載，加載完成后，FPGA將conf_done信號拉高，遞知CPLD，CPLD再通知CPU加載已完成，PPGA進入初始化階段。

要實現成功的加載，必須保證加載過程正確，加載時序滿足器件要求。還要注意與CPU軟件程序的配合。

（1）nconfig信號時序的控制。nconfig信號時序控制由CPU軟件實現，在硬件連接上，將nconfig信號使用外部電阻上拉，軟件對CPLD寄存器中的configbit先寫0，再寫1，中間延遲10μs，保證nconfig信號的脈寬達到芯片要求。

實際測試波形如圖7所示，橫軸表示時間，靠上的信號線為nconfig信號，靠下的為nstatus信號，nconfig脈寬約為11μs，滿足要求。

（2）dclk時序的控制。dclk由CPLD的參考時鐘elk_ref四分頻產生。器件要求dclk在nconfig信號變高后至少500 μs后才輸出，這個時序是由CPU軟件來控制，軟件先將nconfig信號拉低10 μs，等待FPGA回應的nstatus，當nstatus高電平到來后，延遲600μs開始通過Local Bus向CPLD發送數據，同時置位時鐘使能標志位，CPLD以此時鐘標志位來觸發dclk，以此保證dclk的時序。實際測試波形如圖8所示。橫軸表示時間，靠上的信號線為nconfig，靠下的為dclk，從nconfig變高到dclk輸出的延遲約為605μs，滿足要求。

（3）CPLD與CPU標志位的控制實現。必須控制CPLD加載口在CPU送數據完成之后再工作，否則會引起數據阻塞。為了實現這一控制，CPU會送出一個標志位，即CPU在第一個Local Bus的訪問周期發送8 b加載數據，在下一個周期CPU會對標志寄存器進行取反操作，CPLD會去檢測標志位的沿（上升沿下降沿都可），當CPLD檢測到這個沿，說明CPU的數據已經發送完成，CPLD會產生加載時鐘，并利用此時鐘將加載數據送入FPGA。CPLD只對邊沿進行檢測可以減少Local Bus的訪問周期，如果用0，1電平或者只用上升沿（只用下降沿），CPU傳送完數據后，需要先讀標志寄存器的值，再對標志位進行操作，而用上升沿和下降沿，CPU只需要在第一次傳送數據完成后讀標志寄存器，隨后的數據傳送完成后只需要對其進行取反即可。實現程序如圖9所示。

（4）加載模塊。當檢測到CPU的標志時CPLD開始發送數據對FPGA進行加載，加載完成后對自身的發送完成標志取反，關閉輸出使能。要注意不同芯片廠家的加載高低位順序不同。FPGA是靠dclk的上升沿來采樣數據的，所以在dclk的下降沿將數據從CPLD送出，這樣在FPGA端采樣時dclk的上升沿正好對著數據的中間，能獲得最大的時序窗口，如圖10所示。

實現程序如圖11所示。

（5）加載結束后，FPGA將conf_done信號拉高，CPLD通知FPGA加載已經完成。

3 功能、性能測試

為了驗證方案的有效性，選用Altera的FPGA（EP4SGX530），CPLD（EPM570F256CS），MPC8548搭建了一個加載系統，測試結果如圖12所示，橫軸表示時間，有固定周期的信號為dclk。由圖可知加載成功，加載時鐘頻率約為17 MHz。總體加載時間可由conf_done信號指示，如圖所示橫軸表示時間，從圖上可以看出，加載一個10 MB大小的FPGA配置文件大約需要10 s。

4 結論

CPU直接對FPGA進行加載的傳統方式，加載一個10 MB的FPGA配置文件大概需要100 s，利用CPLD對FPGA進行加載，只需要約10 s（Local Bus的訪問周期約為200 ns，相對于CPLD對FPGA的加載時間可以忽略不計，兩者可以并行進行），加載速度提高了10倍左右。在有兩個甚至多個FPGA需要加載的系統，其優勢更為明顯。該方法對只要有CPU，CPLD和FPGA的系統即可移植，并且可以支持Altera，XILINX和LATTICE三大廠家的邏輯器件。