0 引言

　　由于在嵌入式系統開發中越來越多的應用到FPGA，而一些嵌入式CPU，比如STM32 為了降低成本，減小封裝尺寸，沒有外接專門的CPU 讀寫總線，而只提供了一些如SPI 和I2C 的接口。而且在應用中經常有數據要配置到FPGA 中，如FPGA 中的應用配置寄存器，和配置表項等，都需要CPU 配置。這些數據的數據量不大，速度也不要求很高，很適合用I2C 總線來配置。

　　I2C 總線是Philips 公司設計的一種控制和配置內部IC 雙向兩線的串行總線。主要特點是接口信號線較少，但是其數據的傳送速率不是很高，其高速模式下為3.4Mb/s.應用于配置FPGA 比較適合。在通常的應用中嵌入式CPU 作為MASTER 模式的主器件，FPGA 作為SLAVE 模式的從器件。通過使用I2C 總線，減少了CPU 和FPGA 的連線，而且嵌入式CPU 一般有內含I2C總線控制器，使得CPU 和FPGA 間的通訊硬件電路簡化。

　　1 I2C SLAVE 模式整體結構的分析設計

　　I2C 總線要求兩條信號線，一條串行數據線 SDA，一條串行時鐘線 SCL.通過串行方式傳送數據。它是一個多主器件的總線，如果兩個或更多主器件同時傳輸數據，可以沖突檢測和仲裁。為簡化設計和滿足應用要求，該設計實現一個標準I2C總線的子集。完成1 字節的單次讀寫和連續讀寫功能。所以這就要求應用中的I2C 總線上只能有一個主器件，而FPGA 邏輯則只能當成從器件。I2C 總線的兩條信號線都是開漏的，必須外接上拉電阻，以保證總線空閑時，總線都處于高電平。I2C的讀寫時序圖如圖1.

　　從圖1 中可以看出，總線的起始條件為在SCL 為高電平時，SDA 拉低產生一個下降沿。而總線的停止條件為在SCL 為高電平時，SDA 釋放由上拉電阻產生一個上升沿。在快速模式下，SCL 時鐘頻率最大值為400KHz，SCL 時鐘的低電平周期最小為1.3μs，SCL 時鐘的高電平周期最小為0.6μs.在輸入端，輸入濾波器必須抑制的毛刺脈寬最大值為50ns.由于SCL是由主器件CPU 的內置I2C 模塊產生的，所以SCL 的時序肯定符合要求。而FPGA 要采樣SCL 和SDA 信號，那么FPGA 的采樣時鐘頻率至少要為SCL 頻率的2 倍以上。再加上抑制的毛刺脈寬最大值為50ns.當FPGA 的系統時鐘為100MHz 時，端口以100MHz 的頻率采樣信號，遠遠大于快速模式下SCl 的400KHz，抑制的毛刺也將在5 個時鐘周期內處理。而且FPGA內部邏輯一般都工作在100MHz 以上，所以I2C 模塊的系統時鐘可以直接使用FPGA 的系統時鐘，可以省去時鐘轉化模塊，簡化處理。當I2C 總線讀FPGA 時，總線主器件在發送完第一個字節，FPGA 回復ACK 后，緊接著就要FPGA 輸出相應的數據，所以在FPGA 邏輯發出ACK 的同時就要開始，FPGA 的內部尋址和讀取相應的數據，在SCL 時鐘頻率最大值為400KHz 時，FPGA 的系統時鐘為100MHz，那么FPGA 的內部邏輯有約250個時鐘周期的尋址時間，這個時間是完全夠用的。I2C SLAVEmode 整體結構圖如圖2.

　　接口信號的說明如表1.