SOC時序分析中的跳變點

　　跳變點是所有重要時序分析工具中的一個重要概念。跳變點被時序分析工具用來計算設計節(jié)點上的時延與過渡值。跳變點的有些不同含義可能會被時序分析工程師忽略。而這在SOC設計后期，也就是要對時序簽字時可能會導致問題。后端設計工程師要知道跳變點的概念及其含義，這個非常重要。這也正是本文目的之所在。

　　1.跳變點定義：

　　跳變點可定義為邏輯高電平的百分比，作為測量壓擺率和時延值的參照。圖1(a)演示的是壓擺率跳變點。

　　圖1(a)

　　圖1(b)演示的是時延跳變點。

　　圖1(b)

　　跳變點用來描述標準單元或硬模塊(IP)等的引腳過渡值特征，同時檢查SoC時序。通常跳變點的值在時序模型(自由格式)中提及，時序分析工具在計算時延和壓擺率時會使用這些值。

　　2.如何固定跳變點：

　　在描述標準單元或硬模塊(IP)特征時，跳變點對于特定的技術(shù)節(jié)點是固定的。將跳變點固定的目的是確保測量的時延/壓擺率接近實際(Spice)的波形。如圖2(a)所示，當跳變點位于切換波形的線性區(qū)(20%-80%)時，壓擺率值比位于非線性區(qū)(10%-90%)時要令人樂觀。

　　圖2(a)

　　通常情況下，在過渡跳變點位于線性區(qū)時，時序工具計算的單元時延更接近Spice結(jié)果。

　　同時，晶體管的電壓閾值(Vt)特性對于決定跳變點發(fā)揮了重要作用，因為輸出波形在輸入電壓超過晶體管的Vt值后會發(fā)生線性化[1]。

　　時延閾值在輸入和輸出波形的線性區(qū)是固定的。只要時延跳變點位于波形的線性部分，那么時延跳變點是20-80還是50-50都沒有關(guān)系。

　　3.自由格式提及的跳變點句法[2]

　　下面給出的是典型時序模型(.liberty文件)的快照，以指示正在使用的跳變點

　　input_threshold_pct_rise:50;

　　input_threshold_pct_fall:50;

　　output_threshold_pct_rise:50;

　　output_threshold_pct_fall:50;

　　slew_lower_threshold_pct_rise:20;

　　slew_lower_threshold_pct_fall:20;

　　slew_upper_threshold_pct_rise:80;

　　slew_upper_threshold_pct_fall:80;

　　4.時序工具如何處理跳變點來計算時延

　　a)當跳變點對于界面都相同時：

　　圖3(a)描述了驅(qū)動程序和負載具有相同時延閾值時的情況。

　　在給出的示例中，兩者都為50%。

　　圖3(a)

　　此時，，考慮壓擺率降級(由網(wǎng)絡引起)后，時序工具計算的驅(qū)動程序達到其50%的邏輯高值和負載達到其50%的邏輯高值時兩者之間的時間差。

　　類似的解釋對于特定單元的輸入和輸出產(chǎn)生的下降信號和時延同樣適用。壓擺率值根據(jù).lib中提及的變量進行計算。

　　b)當跳變點對于一個界面而不同時

　　(i)20%比50%：

　　圖4(a)描述了驅(qū)動程序時延跳變點為20%而對負載單元跳變點為50%的情況。

　　在這種情況下，與負載信號相比，驅(qū)動程序的信號會快速達到其時延跳變點值。因此此類界面的網(wǎng)絡時延會大于驅(qū)動程序也達到50%情形下的時延[圖3(a)]。

　　圖4(a)

　　時序工具可通過線性或非線性擴展計算網(wǎng)絡上出現(xiàn)的額外時延。

　　(ii)50%比20%

　　圖4(b)描述了驅(qū)動程序跳變點為50%而負載單元的跳變點為20%的情形。

　　在這種情況下，與驅(qū)動信號相比，負載的信號會更早達到其時延跳變點值。這種情況通過時序工具借助擴展(線性或非線性)來進行處理。

　　圖4(b)

　　這里需要注意的是：在這種情況下，擴展會引起“負時延”。

　　應注意：盡管現(xiàn)實世界不能在時域中后向穿越，但是時序工具需要將這種時延考慮在內(nèi)，這樣，從開始點(在本例中為驅(qū)動單元的輸入引腳)到終端點(在本例中為負載單元的輸出引腳)的整體路徑時延接近現(xiàn)實世界時延(Spice)。

　　5.與跳變點相關(guān)的其他問題：

　　(i)SDF中的負時延：在通過時序工具完成擴展后產(chǎn)生的負時延將以標準時延格式(SDF)進行復制，用于門級模擬。不希望發(fā)生這種情況，因為門級模擬器無法處理負時延。

　　它們要么標志錯誤消息要么表示此類情況的零時延。作為一種變通方法，可編寫一個腳本(附錄A)，根據(jù)所計算的負時延，增加(或減少)負載單元(或驅(qū)動單元)時延。

　　(ii)端口和IO單元之間的附加時延：

　　通常時序工具報告端口到I/O單元的時延。在硅片上，該網(wǎng)絡作為接合線出現(xiàn)在芯片外部。因此，對于該網(wǎng)絡物理信息不能進行量化。

　　時序工具提供此類網(wǎng)絡的時延報告。原因包括：

　　a)由于沒有時序模型可用于端口，因此時序工具采用用戶定義的或默認跳變點和電壓電平計算時延。

　　b)由于假定跳變點和端口w.r.tI/O單元跳變點的電壓電平值之間有差額。圖5(a)和圖5(b)描述了此類情況。

　　圖5(a)

　　圖5(b)

　　要克服這種情況，可執(zhí)行以下操作：

　　1)為與I/O單元的端口相同的端口定義運行條件。

　　2)編寫腳本為此類網(wǎng)注釋零時延。

　　(iii)帶有丟失跳變點的庫

　　如果我們擁有不包含跳變點閾值或電壓電平值的時序模型，那么來自/到此類模型的界面的時延可能不正確。因為時序工具使用跳變點和電壓電平的默認值，分析這些路徑。作為一種變通方法，用戶應在向負責庫的人員進行咨詢后，再定義跳變點。

　　6.如果不通過時序工具進行擴展會怎樣：激烈。這可能會導致芯片故障，因為使用時序工具計算的時延不接近Spice值。如果可以為跳變點不同的界面進行Spice分析，應當是一種很好的操作方法。

　　如果對SOC中所使用的所有模型(硬模塊)使用同樣的跳變點，應當是一種很好的操作方法。

　　這完全可以消除因閾值不同所產(chǎn)生的問題。

　　7.Spice合作關(guān)系：

　　對多閾值路徑進行Spice分析，是增強信心并解決時序問題的好方法。

　　盡管在Spice世界，閾值實際并不存在。在時序模型中使用它們是為了簡化時序分析工具。

　　時序工具提供一個選項，復制出特定時序路徑的spice網(wǎng)列表。除了spice網(wǎng)列表外，還復制出包含輸入矢量的激勵文件。復制出的spice網(wǎng)列表可能不包含針對時序路徑中標準單元和/或硬模塊的spice網(wǎng)列表。

　　Spice模擬工具可讀取復制的spice網(wǎng)列表和標準單元/硬模塊的spice網(wǎng)列表，然后提供激勵文件來模擬重要路徑。

　　需要通過分析生成的波形，查看路徑是否滿足時序要求。測量SPICE中此類路徑的時延和過渡值時需要謹記：要采用與時序模型中所提及的跳變點相同的跳變點。

　　8.擴展類型：

　　大多數(shù)行業(yè)標準工具使用線性或非線性擴展作為其運作方式

　　a)線性擴展：在該方法中，工具假定不同閾值的線性斜坡。

　　該方法使用相似三角形的概念擴展驅(qū)動程序到負載單元的時延。

　　b)非線性擴展：此時，工具使用電流源模型來定義坡道。這需要通過復雜的數(shù)學方程來計算時延。

　　總之，本文以跳變點定義開始，然后闡釋如何固定用于特定技術(shù)庫的跳變點。然后本文論述了時序工具如何解釋跳變點，以及當驅(qū)動程序與負載單元跳變點不同時可能會引發(fā)的問題。

　　附錄 A：在SDF中考慮負互連時延的腳本

　　#!/usr/local/bin/perl

　　print "\n***************RUNNING PERL SCRIPT negaTIvedelinsdf_assarray.pl****\n\n";

　　if (!exists $ARGV[0] || !exists $ARGV[1]) { print "USAGE:: negativedelinsdf_assarray.pl \n\n"; exit;

　　}

　　open(FILEA,$ARGV[0]) || die ("ERROR:: SDF file $ARGV[0] cannot be opened for reADIng\n");

　　open(file1, ">$ARGV[1]") || die ("ERROR:: file $ARGV[1] cannot be opened for writing\n");

　　while()

　　{ $line = $_;

　　$line1 = $line;

　　$line =~ s/^\s+//g ;

　　if ( $line =~ "INTERCONNECT.*-[0-9]") ######## FINDING NEGATIVE INTERCONNECT ######

　　{

　　@array1 = split(/\s+/,$line);

　　$count = @array1;

　　if ($count == 4){ ## To accont for the fact that only one INTERCONNECT triplet is present

　　$array1[$count]= $array1[$count-1];

　　$count = $count + 1;

　　}

　　for($i=0;$i<= $count -3;$i++)

　　{print file1 "$array1[$i] ";}

　　$value2 = $array1[$count -1];

　　$value1 = $array1[$count -2];

　　$instance_name = $array1[2];

　　@instance = split(/\//,$instance_name);

　　$count2 = @instance;

　　$pin_name = $instance[$count2 -1]; ####### GETTING LOAD INSTANCE PIN NAME ###############

　　$instance_name =~ s/\/[^(.*\/)][A-Z0-9a-z_\[0-9\]+]*$//g; ####### GETTING LOAD INSTANCE NAME ###############

　　if( $value1 =~ "::")

　　{ $value1 =~ s/[()]//g;

　　@correct_value1 = split(/::/,$value1);

　　$load_correct_value1_0{$instance_name} = $correct_value1[0];

　　$load_correct_value1_1{$instance_name} = $correct_value1[1];

　　if($correct_value1[0] <= -0.0) #####NEGATIVE CHANGED TO ZERO DELAY######

　　{$correct_value1[0] = "0.000";}

　　if($correct_value1[1] <= -0.0)

　　{$correct_value1[1] = "0.000";}

　　print file1 "($correct_value1[0]::$correct_value1[1])";

　　}

　　elsif( $value1 =~ ":[^:]")

　　{ $value1 =~ s/[()]//g;

　　@correct_value1 = split(/:/,$value1);

　　$load_correct_value1_0{$instance_name} = $correct_value1[0];

　　$load_correct_value1_1{$instance_name} = $correct_value1[1];

　　$load_correct_value1_2{$instance_name} = $correct_value1[2];

　　if($correct_value1[0] <= -0.0) #####NEGATIVE CHANGED TO ZERO DELAY######

　　{$correct_value1[0] = "0.000";}

　　if($correct_value1[1] <= -0.0)

　　{$correct_value1[1] = "0.000";}

　　if($correct_value1[2] <= -0.0)

　　{$correct_value1[2] = "0.000";}

　　print file1 "($correct_value1[0]:$correct_value1[1]:$correct_value1[2])";

　　}

　　else{print file1 "$value1 ";}

　　if( $value2 =~ "::")

　　{ $value2 =~ s/[()]//g;

　　@correct_value2 = split(/::/,$value2);

　　$load_correct_value2_0{$instance_name} = $correct_value2[0]; ########NEGATIVE CHANGED TO ZERO DELAY#####

　　$load_correct_value2_1{$instance_name} = $correct_value2[1];

　　if($correct_value2[0] <= -0.0)

　　{$correct_value2[0] = "0.000";}

　　if($correct_value2[1] <= -0.0)

　　{$correct_value2[1] = "0.000";}

　　if ($correct_value1[0] == $correct_value2[0] && $correct_value1[1] == $correct_value2[1] ) { # Print these values only if they are differnet from the already printed values for the INTERCONNECT

　　print file1 ")\n";

　　} else {

　　print file1 " ($correct_value2[0]::$correct_value2[1]))\n";

　　}

　　elsif( $value2 =~ ":[^:]")

　　{ $value2 =~ s/[()]//g;

　　@correct_value2 = split(/:/,$value2);

　　$load_correct_value2_0{$instance_name} = $correct_value2[0]; ########NEGATIVE CHANGED TO ZERO DELAY#####

　　$load_correct_value2_1{$instance_name} = $correct_value2[1];

　　$load_correct_value2_2{$instance_name} = $correct_value2[2];

　　if($correct_value2[0] <= -0.0)

　　{$correct_value2[0] = "0.000";}

　　if($correct_value2[1] <= -0.0)

　　{$correct_value2[1] = "0.000";}

　　if($correct_value2[2] <= -0.0)

　　{$correct_value2[2] = "0.000";}

　　if ($correct_value1[0] == $correct_value2[0] && $correct_value1[1] == $correct_value2[1] && $correct_value1[2] == $correct_value2[2]) { # Print these values only if they are differnet from the already printed values for the INTERCONNECT

　　print file1 ")\n";

　　} else {

　　print file1 " ($correct_value2[0]:$correct_value2[1]:$correct_value2[2]))\n";

　　}

　　$load_instance{$instance_name} = $instance_name; ##SAVE ALL LOAD INSTACES FOR NEG DELAY IN THE ASSOCIATIVE ARRAY##

　　$load_pin{$instance_name.$pin_name} = $pin_name; ##SAVE ALL LOAD PINS FOR NEG DELAY IN THE ASSOCIATIVE ARRAY##

　　}

　　elsif ($line =~ "CELL" ) {

　　print file1 "$line";

　　$find = 0;

　　}

　　elsif($line =~ "INSTANCE ") ##CHECKING CORRESPONDING INSTANCES AND FIND FLAG = 1 IF FOUND######

　　{

　　print file1 "$line1";

　　@array2 = split(/\s+/,$line);

　　$instance_name2 = $array2[1]; ##GETTING THE LOAD INSTANCE NAME FOUND HERE##########

　　$instance_name2 =~ s/[()]//g;

　　$instance_definition{$instance_name2} = "$instance_name2" ;

　　if(exists $load_instance{$instance_name2}) ####COMPARE INSTANCE NAME WITH THAT SAVED IN ASSO ARRAY#####

　　{

　　if($load_instance{$instance_name2} eq "$instance_name2")

　　{$find = 1;}

　　}

　　elsif($line =~ "IOPATH" && $find == 1) ##AFTER INSTANCES ARE FOUND CHECKING FOR CORRSPONDING PINS######

　　{

　　@array4 = split(/\s+/,$line);

　　if ($array4[0] =~ "COND" ) { ## Take care of COND statements

　　$pin_name2 = $array4[3];

　　} else {

　　$pin_name2 = $array4[1];

　　}

　　if($line =~ "IOPATH" && exists $load_pin{$instance_name2.$pin_name2} ) {

　　if ( $load_pin{$instance_name2.$pin_name2} eq "$pin_name2" )

　　{

　　@array3 = split(/\s+/,$line);

　　$count3 = @array3 ;

　　@value_IOPATH = ""; # This is to initialize the array to blank

　　if ($array3[0] =~ "COND" ) {

　　for ($j=5; $j<=$count3 ; $j++) {

　　$value_IOPATH[$j-5] = $array3[$j];

　　$value_IOPATH_width = @value_IOPATH;

　　if ($count3 == 6) { #### In case there is only one triplet for COND.*IOPATH

　　$value_IOPATH[1] = $value_IOPATH[0];

　　}

　　#$value1_IOPATH = $array3[5];

　　#$value2_IOPATH = $array3[6];

　　}

　　$constant_fields = 4;

　　} elsif ($array3[0] =~ "IOPATH") {

　　for ($k=3; $k<=$count3 ; $k++) {

　　$value_IOPATH[$k-3] = $array3[$k];

　　$value_IOPATH_width = @value_IOPATH;

　　if ($count3 == 4) { #### In case there is only one triplet for IOPATH

　　$value_IOPATH[1] = $value_IOPATH[0];

　　}

　　#$value1_IOPATH = $array3[3];

　　#$value2_IOPATH = $array3[4];

　　}

　　$constant_fields = 2;

　　}

　　for($i=0;$i<= $constant_fields;$i++)

　　{print file1 "$array3[$i] ";}

　　if( $value_IOPATH[0] =~ "::") ####CORRECT OR ACCOMODATING THE NEG DELAY VALUES HERE #########

　　{ $value_IOPATH[0] =~ s/[()]//g;

　　@correct_value1_IOPATH = split(/::/,$value_IOPATH[0]);

　　if(exists $load_correct_value1_0{$instance_name2}) {

　　if($load_correct_value1_0{$instance_name2} < 0.0) { # So that only negative delay value triplet is changed in the IOPATH syntax

　　if ( abs($load_correct_value1_0{$instance_name2}) < $correct_value1_IOPATH[0] ) { ###the absolute value to negative delay is larger than the timing of load arc. ######

　　$correct_value1_IOPATH[0] = $correct_value1_IOPATH[0] + $load_correct_value1_0{$instance_name2};

　　} else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}

　　}

　　if(exists $load_correct_value1_1{$instance_name2})

　　{ if( $load_correct_value1_1{$instance_name2} < 0.0) {

　　if ( abs($load_correct_value1_1{$instance_name2}) < $correct_value1_IOPATH[1] ) {

　　$correct_value1_IOPATH[1] = $correct_value1_IOPATH[1] + $load_correct_value1_1{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　print file1 "($correct_value1_IOPATH[0]::$correct_value1_IOPATH[1])";

　　}

　　elsif( $value_IOPATH[0] =~ ":[^:]") ####CORRECT OR ACCOMODATING THE NEG DELAY VALUES HERE #########

　　{ $value_IOPATH[0] =~ s/[()]//g;

　　@correct_value1_IOPATH = split(/:/,$value_IOPATH[0]);

　　if(exists $load_correct_value1_0{$instance_name2}) {

　　if($load_correct_value1_0{$instance_name2} < 0.0) { # So that only negative delay value triplet is changed in the IOPATH syntax

　　if ( abs($load_correct_value1_0{$instance_name2}) < $correct_value1_IOPATH[0] ) {

　　$correct_value1_IOPATH[0] = $correct_value1_IOPATH[0] + $load_correct_value1_0{$instance_name2};

　　} else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}

　　}

　　if(exists $load_correct_value1_1{$instance_name2}) {

　　if($load_correct_value1_1{$instance_name2} < 0.0) { # So that only negative delay value triplet is changed in the IOPATH syntax

　　if ( abs($load_correct_value1_1{$instance_name2}) < $correct_value1_IOPATH[1] ) {

　　$correct_value1_IOPATH[1] = $correct_value1_IOPATH[1] + $load_correct_value1_1{$instance_name2};

　　} else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}

　　}

　　if(exists $load_correct_value1_2{$instance_name2}) {

　　if($load_correct_value1_2{$instance_name2} < 0.0) { # So that only negative delay value triplet is changed in the IOPATH syntax

　　if ( abs($load_correct_value1_2{$instance_name2}) < $correct_value1_IOPATH[2] ) {

　　$correct_value1_IOPATH[2] = $correct_value1_IOPATH[2] + $load_correct_value1_2{$instance_name2};

　　} else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}

　　}

　　print file1 "($correct_value1_IOPATH[0]:$correct_value1_IOPATH[1]:$correct_value1_IOPATH[2])";

　　}

　　else{print file1 "$value_IOPATH[0] ";} # This is to print empty brackets in case rise and fall triplets are empty

　　if( $value_IOPATH[1] =~ "::")

　　{ $value_IOPATH[1] =~ s/[()]//g;

　　@correct_value2_IOPATH = split(/::/,$value_IOPATH[1]);

　　if(exists $load_correct_value2_0{$instance_name2}) {

　　if( $load_correct_value2_0{$instance_name2} < 0.0)

　　{ if ( abs($load_correct_value2_0{$instance_name2}) < $correct_value2_IOPATH[0] ) {

　　$correct_value2_IOPATH[0] = $correct_value2_IOPATH[0] + $load_correct_value2_0{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if(exists $load_correct_value2_1{$instance_name2}) {

　　if( $load_correct_value2_1{$instance_name2} < 0.0)

　　{ if ( abs($load_correct_value2_1{$instance_name2}) < $correct_value2_IOPATH[1] ) {

　　$correct_value2_IOPATH[1] = $correct_value2_IOPATH[1] + $load_correct_value2_1{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if ($correct_value1_IOPATH[0] == $correct_value2_IOPATH[0] && $correct_value1_IOPATH[1] == $correct_value2_IOPATH[1]) { # Print these values only if they are differnet from the already printed values for the IOPATH

　　} else {

　　print file1 " ($correct_value2_IOPATH[0]::$correct_value2_IOPATH[1])";

　　}

　　elsif( $value_IOPATH[1] =~ ":[^:]")

　　{ $value_IOPATH[1] =~ s/[()]//g;

　　@correct_value2_IOPATH = split(/:/,$value_IOPATH[1]);

　　if(exists $load_correct_value2_0{$instance_name2}) {

　　if( $load_correct_value2_0{$instance_name2} < 0.0) {

　　if ( abs($load_correct_value2_0{$instance_name2}) < $correct_value2_IOPATH[0] ) {

　　$correct_value2_IOPATH[0] = $correct_value2_IOPATH[0] + $load_correct_value2_0{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if(exists $load_correct_value2_1{$instance_name2}) {

　　if( $load_correct_value2_1{$instance_name2} < 0.0) {

　　if ( abs($load_correct_value2_1{$instance_name2}) < $correct_value2_IOPATH[1] ) {

　　$correct_value2_IOPATH[1] = $correct_value2_IOPATH[1] + $load_correct_value2_1{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if(exists $load_correct_value2_2{$instance_name2}) {

　　if( $load_correct_value2_2{$instance_name2} < 0.0) {

　　if ( abs($load_correct_value2_2{$instance_name2}) < $correct_value2_IOPATH[2] ) {

　　$correct_value2_IOPATH[2] = $correct_value2_IOPATH[2] + $load_correct_value2_2{$instance_name2};}

　　else { print "IOPATH delay for $load_pin{$instance_name2.$pin_name2} of $instance_name2 is smaller than the INTERCONNECT delay \n";}}}

　　if ($correct_value1_IOPATH[0] == $correct_value2_IOPATH[0] && $correct_value1_IOPATH[1] == $correct_value2_IOPATH[1] && $correct_value1_IOPATH[2] == $correct_value2_IOPATH[2]) { # Print these values only if they are differnet from the already printed values for the IOPATH

　　} else {

　　print file1 " ($correct_value2_IOPATH[0]:$correct_value2_IOPATH[1]:$correct_value2_IOPATH[2])";

　　}

　　else{print file1 "$value_IOPATH[1] ";} # This is to print empty brackets in case rise and fall triplets are empty

　　for ($m=2;$m<=$value_IOPATH_width;$m++) {

　　if (exists $value_IOPATH[$m]) {

　　$value_IOPATH[$m] =~ s/\)+/\)/; # To account for the brackets

　　print file1 " $value_IOPATH[$m]";

　　}

　　if ($array4[0] =~ "COND" ) { ## Extra bracket for COND statements

　　print file1 "))\n";

　　} else {print file1 ")\n";}

　　}

　　else

　　{print file1 "$line1";} #######DUMPING OUT OF SDF IN FILE1######################

　　}

　　else

　　{print file1 "$line1";}

　　}

　　close(file1);

　　close(fileA);

　　open(FILEA,$ARGV[0]) || die ("ERROR:: SDF file $ARGV[0] cannot be opened for reading\n");

　　print "\n\n#############REPORTING INSTANCES WHOSE DEFINITION IS NOT THERE IN THE SDF#############\n";

　　while()

　　{

　　$line2 = $_;

　　$line2 =~ s/^\s+//g ;

　　if ( $line2 =~ "INTERCONNECT.*-[0-9]")

　　{ @array4 = split(/\s+/,$line2);

　　$instance_name3 = $array4[2];

　　$instance_name3 =~ s/\/[^(.*\/)][A-Z0-9a-z_\[0-9\]+]*$//g;

　　if(exists $instance_definition{$instance_name3})

　　{}

　　else

　　{print "$line2";}

　　}

　　close(fileA);

　　print "\n";

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2014-09-02 14:51:19

時序分析總結(jié)（以SDRAM時序約束為例）

時序，寄存器不是一個時鐘沿動作，還有源同步時序，就是原始clk是一致的，但是使用的時候可能同頻不同相。可以看到，這是設計電路的固有屬性，跟約束無關(guān)，現(xiàn)在我們要通過上面的3中約束來正確的分析這3中電路

2014-12-29 14:53:00

跳頻電臺的設計與測試挑戰(zhàn)[回映分享]

用于國防電子工業(yè)的 SDR 技術(shù)。圖1: 被大干擾干擾的跳頻信號。采用數(shù)字熒光粉技術(shù)(DPX)的實時頻譜分析儀捕獲空氣中的信號盡管有各種各樣的軟件無線電應用和足跡，但有一個共同特點: 跳頻。在

2021-12-29 09:31:37

AD2S1200的DOS信號高低電平不斷跳變是什么原因？

使用AD2S1200作為旋轉(zhuǎn)變壓器的解碼芯片，AD2S1200和DSP使用SPI通信，在電機靜止的時候，AD2S1200的DOS信號為高電平，在電機轉(zhuǎn)動的過程中，AD2S1200的DOS信號高低電平不斷跳變，不知道是什么原因，求同行解惑？

2023-12-14 06:34:48

AD2S1205出現(xiàn)位置跳變的問題

使用AD2S1205采集多摩川旋變TS2640N321E64的位置數(shù)據(jù)時，范圍為0-4096,勻速旋轉(zhuǎn)旋變，0-1023位置信息均勻，然后會突然從1023跳變到3071，此時旋變只是旋轉(zhuǎn)了很小的一個角度，再繼續(xù)旋轉(zhuǎn)旋變，位置從3072到4096均勻變化，請問為什么會出現(xiàn)這樣的問題呢？

2020-11-27 11:27:50

AD2S1210位置信號跳變

使用AD2S1210進行位置讀取，在恒轉(zhuǎn)速模式下，串口模式SPI讀取的位置信號（12位）偶爾會出現(xiàn)異常跳變，如附件顯示（讀取的位置跳變誤差，兩個數(shù)據(jù)之間的時間為100us，單位弧度）。（電路輸出

2018-11-25 19:47:28

AD2S1210數(shù)據(jù)跳變的原因？

首先說我的方案，是參考AD2S1210給的方案，基本照搬過來的，輸出運放使用的AD8397，輸入運放使用的AD8692。問題現(xiàn)象是AD2S1210在靜止不動時，測量跳變非常小，只有1個Bit

2023-12-07 07:17:27

AD5324產(chǎn)生模擬電壓DAC輸出跳變

大家好！我想請教一個問題，我最近用AD5324用來產(chǎn)生模擬電壓。當AD5324輸出電壓以步長0.05V/0.1秒，從0.5V變到0.8V的過程中，輸出電壓會出現(xiàn)超過1V的跳變，然后又恢復過來。最終

2018-09-13 14:16:11

AD5324用來產(chǎn)生模擬電壓，輸出電壓會出現(xiàn)超過1V的跳變是為什么？

我想請教一個問題，我最近用AD5324用來產(chǎn)生模擬電壓。當AD5324輸出電壓以步長0.05V/0.1秒，從0.5V變到0.8V的過程中，輸出電壓會出現(xiàn)超過1V的跳變，然后又恢復過來。最終輸出停在

2023-12-18 08:08:45

AD7124-8用于8路熱電偶測溫時，溫度跳變是由什么原因造成的？消除方法有哪些？

跳變，跳變出現(xiàn)在熱電偶測溫端（熱端）同時放入水中時，此時溫度跳變較劇烈，放入水中5~10秒后，跳變結(jié)束，測得的溫度趨于正常，如果同時從水中拿出熱電偶測溫端時，也存在這種現(xiàn)象，如果把水杯換成溫度標定用

2023-12-05 07:56:46

AD7656采樣時有數(shù)據(jù)跳變是什么原因

各位好，感謝有這么一個共同交流的平臺。現(xiàn)在AD7656采樣時有數(shù)據(jù)跳變的問題，就是在RD_N為低期間并且應該在有效數(shù)據(jù)的期間會發(fā)生數(shù)據(jù)跳變，我沒有檢查到原因。首先是對reset的疑惑：1. spec

2018-09-21 14:39:22

AD7656采樣時有數(shù)據(jù)跳變的問題怎么解決？

各位好，感謝有這么一個共同交流的平臺。現(xiàn)在AD7656采樣時有數(shù)據(jù)跳變的問題，就是在RD_N為低期間并且應該在有效數(shù)據(jù)的期間會發(fā)生數(shù)據(jù)跳變，我沒有檢查到原因。首先是對reset的疑惑

2023-12-19 08:13:05

AD7768采集數(shù)據(jù)出現(xiàn)跳變是為什么？

輸入短接下的，AD采集的數(shù)據(jù)結(jié)果如圖所示有規(guī)律的跳變，求助不知道為什么會這樣

2023-12-04 06:37:40

ADC的調(diào)理電路導致中間位跳變

問題描述：設計一16位ADC數(shù)據(jù)采集裝置，ADC芯片采用ADI公司的AD7655，調(diào)理電路采用TI公司的運放TLV2374，調(diào)試時發(fā)現(xiàn)經(jīng)過調(diào)理電路采集到的數(shù)據(jù)中間位在跳變，奇怪的是不是末幾位，而是

2014-05-21 18:01:08

ADL5304接通電源時，輸出信號有跳變，請問是什么原因？

ADL5304輸入端是光電二極管，二極管已經(jīng)做了遮光處理（不漏光），但是接通電源時，ADL5304輸出信號有跳變。下面有正常信號和跳變信號圖片。附件正常信號輸出.png459.2 KB干擾輸出.png429.8 KB

2018-08-03 07:57:45

ADXL345讀數(shù)跳變問題怎么解決？

ADXL讀數(shù)跳變問題 Z軸垂直于平面，XY均在平面內(nèi)的情況紅色為X軸向，綠色為Y軸向，藍色為Z軸向，XY軸向均出現(xiàn)±1g的跳變，Z軸向沒有，降低傳輸速率亦存在 X軸垂直于平面，YZ在平面

2024-01-01 06:19:08

BK4813芯片項目靈敏度跳變

附件是接收部分芯片部分電路圖，信納比跳變幅度通常達到5db左右，偶爾能瞬間跳到?jīng)]有信納比后立刻恢復，請牛人能指點一下，謝謝。

2017-08-11 15:44:56

CAN通信控制的位時序邏輯--Bit Timing Logic具體實現(xiàn)

），并在該報文的傳送過程中，每遇到一次從隱性值到顯性值的跳變沿就進行一次重同步（軟同步）。位時序邏輯還提供可編程的時間段來補償傳播延遲時間和相位漂移。主要程序代碼如下：[code]//計數(shù)器

2018-12-20 11:40:50

DFT和BIST在SoC設計中的應用

雖然可測性設計(DFT)與內(nèi)置自檢(BIST)技術(shù)已在SoC(系統(tǒng)級芯片)設計中受到廣泛關(guān)注，但仍然只是被看作“后端”的事。實際上，這些技術(shù)在器件整個設計周期中都非常重要，可以保證產(chǎn)品測試錯誤覆蓋率

2011-12-15 09:53:14

ECCV18人臉對齊與跟蹤怎么克服遮擋、姿態(tài)變化帶來的特征點跳變？

ECCV18人臉對齊與跟蹤如何克服遮擋、姿態(tài)變化帶來的特征點跳變？

2020-06-10 14:15:09

FPGA時序分析

FPGA時序分析系統(tǒng)時序基礎理論對于系統(tǒng)設計工程師來說，時序問題在設計中是至關(guān)重要的，尤其是隨著時鐘頻率的提高，留給數(shù)據(jù)傳輸?shù)挠行ёx寫窗口越來越小，要想在很短的時間限制里，讓數(shù)據(jù)信號從驅(qū)動端完整

2012-08-11 17:55:55

FPGA時序時序分析中的基本概念

采用鎖相環(huán)（pll）。 5. 時鐘抖動Jetter時鐘抖動(Jetter)是時鐘沿距離其理想位置的偏離。在時序分析中理解時鐘抖動非常重要，因為它在系統(tǒng)時序預算方面肩負關(guān)鍵角色。它還能幫助系統(tǒng)設計人員理解

2018-07-03 02:11:23

FPGA時序時序分析中的基本概念

2018-07-09 09:16:13

LSM303D數(shù)據(jù)讀取一直在跳變

我這邊是采用lsm303d讀取三軸磁數(shù)據(jù)，現(xiàn)在寄存器按照st提供的驅(qū)動示例進行配置的，能夠讀出數(shù)據(jù)，但是在電路板不動的情況下，數(shù)據(jù)一直在跳變，同一個軸，一直在變，沒有規(guī)律，當我在三軸的方向上放置一直

2019-04-16 06:36:22

LSM303D磁羅盤數(shù)據(jù)讀取數(shù)據(jù)一直在跳變

2018-12-07 08:52:57

MATLAB如何找到數(shù)組中跳變的數(shù)值所在的坐標

A=[1 1 0 0 0 1 1 1 0 0 0 1]例如找到A中紅色0的坐標位置，就像圖片里的找到跳變的點的位置

2016-07-07 14:26:57

XR806芯片串口以及gpio的電平跳變是哪里來的

客戶在測試時，發(fā)現(xiàn)開機的一瞬間串口以及部分gpio會有電平跳變，這個電平跳變的來源是哪里的，是否能消除掉的。客戶設備在開機的時候PB2上的LED會閃爍一下，使用示波器抓有一段5毫秒左右的脈沖。

2021-12-29 06:20:15

[求助]28335的AD采集，前面一段數(shù)據(jù)出現(xiàn)了跳變

現(xiàn)象：采集的波形為幅度增大，相位不變的正弦波。實際采10個正弦波，但是在最前面出現(xiàn)了跳變：比如在 300 400 500 突然跳到了 100,200,300...，然后后續(xù)都是正常的波形。此外

2018-03-29 10:11:38

[求助]靜態(tài)時序分析與時序仿真?

自己做了一個工程，靜態(tài)時序分析的結(jié)果CLK信號的SLACK是負值（-7.399ns），書上說該值是負值時說明時序不對，但是我感覺時序仿真的結(jié)果是對的。是不是時序仿真波形正確就不用管靜態(tài)時序分析的結(jié)果了？請高手指點

2010-03-03 23:22:24

ad2s1200的位置信息輸出總是跳變180度

使用AD2S1200做旋變解碼器，輸出激勵波形正常，輸入正弦余弦波正常，讀出的數(shù)據(jù)為0-1023 跳變到3072-4095，然后到0-1024跳變到3072-4095，中間1024-3071沒有，請問什么原因,輸出總是跳變180度

2018-12-25 14:08:32

adc0804電壓表測量0-20v改中位平均濾波后跳變厲害

本帖最后由 gongjun1977 于 2013-6-11 08:16 編輯 adc0804電壓表測量0-20v改中位平均濾波后跳變厲害adc0804電壓表測量0-20v改中位平均濾波后跳變

2013-06-07 10:18:18

can總線位時序是什么

。? 相位緩沖段 1 和相位緩沖段 2：它們用于彌補跳變沿的相位誤差造成的影響。通過重同步，這兩個時間段可以被延長或縮短。? 采樣點：這是讀取總線電平并理解該位數(shù)值的時刻，它位于相位緩沖段 1 的終點。

2018-12-17 11:13:33

tc377調(diào)試pwm輸入捕獲，輸入頻率小于10hz時輸入占空比就會跳變的原因？

我在調(diào)試pwm輸入捕獲遇到一個問題，我用的是tc377的板件，當輸入頻率小于10hz時輸入占空比就會跳變（0和輸入占空比之間）您能幫我簡單的分析一下是什么原因造成的嗎？有什么解決方案，或者在初始化時有什么濾波的結(jié)構(gòu)體可以配置。謝謝

2024-03-05 06:39:05

vivado：時序分析與約束優(yōu)化

轉(zhuǎn)自：VIVADO時序分析練習時序分析在FPGA設計中是分析工程很重要的手段，時序分析的原理和相關(guān)的公式小編在這里不再介紹，這篇文章是小編在練習VIVADO軟件時序分析的筆記，小編這里

2018-08-22 11:45:54

串口設備數(shù)據(jù)地址一直在跳變怎么辦呢

移植RT_thread, 在調(diào)試串口過程中，串口設備數(shù)據(jù)地址一直在跳變，而且跳變的兩個地址固定，很有可能是一直在復位。從復位入手，最后發(fā)現(xiàn)是copy了一個初始化了獨立看門狗的.c文件，去使能獨立看門狗，復位現(xiàn)象消失。...

2022-01-17 08:23:38

為什么DS18B20讀出溫度后會隨機跳變？

最近客戶寄回來幾個有問題的18B20探頭，有兩個直接已經(jīng)正負極短路了，有一個溫度隨機跳變，初步懷疑是靜電或者過壓將芯片弄壞了，但是又沒辦法驗證。請教一下碰到類似問題的告訴一下具體是什么原因造成

2018-11-30 10:24:12

為什么得到的電容兩端波形是這樣的？不是電壓不能跳變嗎？

2018-04-14 21:10:30

為什么進行A/D轉(zhuǎn)換時測得的數(shù)據(jù)跳變很大？

為什么在進行A/D轉(zhuǎn)換時測得的數(shù)據(jù)跳變很大？

2019-09-09 05:55:02

使用STM32板卡采集lsm6dsl模塊數(shù)據(jù)的過程中，三個方向的角速度存在跳變是為什么？

在使用STM32板卡采集lsm6dsl模塊數(shù)據(jù)的過程中，可以穩(wěn)定輸出陀螺儀的角速度數(shù)據(jù)，但三個方向的角速度存在跳變。在我設置的高性能模式下，陀螺儀的量程為250dps，頻率為52hz，跳變峰值為

2023-01-06 08:17:50

基于Astro工具的ASIC時序分析

的傳送延時之差。其中，相同的環(huán)境指的是相同的輸入信號、電源電壓、環(huán)境溫度、封裝、負載等。目前的高性能緩沖器中典型的元件到元件偏斜約為500ps。時序分析為了保證同步系統(tǒng)的正常運行，所有的時序單元必須

2012-11-09 19:04:35

基于TMS320C54X系列DSP實現(xiàn)跳頻通信網(wǎng)位同步方案

的。在圖1中，從t0時刻開始提取一個碼元長度的信號，通常在該段信號內(nèi)包含著一個躍變點。若不存在躍變點，即碼元準確同步，則跳頻信號的幅度譜表現(xiàn)為如圖2所示的單音信號形式。圖2 同步時跳頻信號幅度譜若在

2021-07-16 07:00:00

外接節(jié)點引起電壓變化導致引腳跳變問題

P1_5的電平就會跳變導致電機自動打開，我在引腳外接了一個上拉電阻都沒用，我現(xiàn)在懷疑是板子內(nèi)部電壓變化引起的引腳上電平的跳變，求教各位大神怎么樣才能保持引腳上電平的穩(wěn)定，先在此謝過了~

2015-09-05 11:25:53

如何利用FPGA進行時序分析設計

寄存器的時刻處于“信號跳變抵達窗口”內(nèi)，才能保證不破壞latch寄存器的“信號電平采樣窗口”。四、數(shù)據(jù)和時鐘的時序分析如圖 6所示，為分析建立時間/保持時間的基本電路圖。Tclk1為Reg1的時鐘延時

2018-04-03 11:19:08

如何用LabVIEW檢測下降沿跳變

如何用LabVIEW檢測信號的下降沿跳變并記錄跳變次數(shù)

2012-03-05 15:49:07

如何用LabVIEW檢測下降沿跳變

如何用LabVIEW檢測信號的下降沿跳變并記錄跳變次數(shù)

2012-03-05 15:51:52

求教，stm32怎么檢測pwm電平跳變，

stm32pwm怎么檢測電平跳變，跳變的時候能觸發(fā)中斷嗎？

2017-08-21 15:13:46

淺析邏輯分析儀

。使用跳變定時，定時分析只保存信號跳變后采集的樣本，以及與上次跳變的時間。毛刺捕獲數(shù)字系統(tǒng)中毛刺是令人頭疼的問題，某些定時分析儀具有毛刺捕獲和觸發(fā)能力，可以很容易的跟蹤難以預料的毛刺。定時分析可以對輸入

2015-11-05 11:43:56

液晶屏走線跳點問題解答

之外是不允許有交叉點（實在避免不了的情況下，交叉點允許有少數(shù)，點亮時會看到大約1-2MM的小白點），為了避免有交叉點走出來的點被稱為跳點。不同顯示材質(zhì)的屏允許的跳點數(shù)不同，其中不同的引腳連接方式允許

2019-01-16 17:20:16

溫度采集的AD轉(zhuǎn)換輸入的電壓在幾伏的跳變

用電阻分壓的方式把電流轉(zhuǎn)換為電壓，再輸入AD進行轉(zhuǎn)換，輸出的值在2伏上下跳動，我測了下輸入的電壓在幾伏地跳變，而電流不會變，到底是什么干擾了輸入電壓呢，求解啊？

2019-02-13 06:36:19

熱電偶溫度跳變問題

本帖最后由 gk320830 于 2015-3-9 18:02 編輯我設計的熱電偶溫度電路總是在上下6度之間跳變，特別是加熱時問題嚴重點，我用是0P07和LM358組成的，還用

2011-06-15 10:42:29

用EDMA傳輸大塊數(shù)據(jù)的地址跳變問題

的文檔中的地址跳變的值最大都是32767，無法完整跳16384個數(shù)的地址，請問如果遇到這種情況，該怎么實現(xiàn)？？謝謝~

2018-06-21 10:29:15

用FPGA對61580芯片進行讀操作，讀出的數(shù)據(jù)一直在不斷跳變

各位大俠：您好！小弟最近在調(diào)試一塊基于1553B總線的板卡，使用FPGA對基于1553B總線的61580芯片內(nèi)的寄存器進行讀操作時，用邏輯分析儀檢測到數(shù)據(jù)總線上的數(shù)據(jù)在不斷跳變（根據(jù)讀時序要求，這段時間數(shù)據(jù)應該保持穩(wěn)定不變），不知哪位大俠以前有沒有遇到過類似情況，如何解決的，謝謝！

2011-07-08 21:46:11

電網(wǎng)EMS系統(tǒng)遙測數(shù)據(jù)跳變的原因及對策

的平衡點。這是由什么原因引起的呢？　　二、電網(wǎng)調(diào)度對遙測數(shù)據(jù)跳變的耐受性　　大多數(shù)省級EMS系統(tǒng)的匯總數(shù)據(jù)，比如水電總加、火電總加、風電總加等等，都會在通常平穩(wěn)的運行曲線上，發(fā)生2-3次跳變。這種異常

2018-09-25 14:34:25

瞬態(tài)分析功能在脈沖、跳頻及PLL頻率鎖定時間測試中的應用是什么

本文將重點介紹瞬態(tài)分析功能在脈沖、跳頻及PLL頻率鎖定時間測試中的應用。

2021-06-17 10:37:30

請教如何做時序分析

2013-06-01 22:45:04

請問一下基于計數(shù)器的隨機單輸入跳變測試序列是怎么生成的？

2021-04-29 06:55:23

起始點的跳變

起始點的跳變對于具體的電網(wǎng)絡，系統(tǒng)的        狀態(tài)就是系統(tǒng)中儲能

2009-09-10 12:18:50

采用AD603對傳感器接收到的信號放大時，遇到信號跳變怎么解決？

采用AD603對傳感器接收到的信號放大時，遇到信號跳變問題。采用AD603進行程控放大，把前面的串擾縮小，對有效信號進行放大，在有效信號放大時檢測到輸出端信號引入一個跳變。上圖是前后的放大倍速

2023-11-14 06:07:42

飛思卡爾MK66單片機flex timer模塊占空比跳變

觸發(fā)，頻率是20KHz，但是發(fā)現(xiàn)在占空比逐漸增加時，產(chǎn)生了占空比跳變的現(xiàn)象，多次更改過寄存器值，仍不能解決。其中，F(xiàn)TM模塊的初始化代碼和占空比更新代碼如下。占空比跳變時的圖片如下.希望能得到各位大佬的幫助，知道原因。`

2020-05-05 17:41:23

高速電路信號完整性分析與設計—時序計算

高速電路信號完整性分析與設計—時序計算引入：在數(shù)字電路中，從一個芯片發(fā)信息A到另一個芯片變成信息B，那么這個數(shù)字系統(tǒng)失敗；如何保證信息不變？關(guān)鍵點，就是在傳輸過程的任意點都保持時序的正確性。時序概念

2009-09-12 10:28:42

高速電路的時序分析

高速電路的時序分析電路中，數(shù)據(jù)的傳輸一般都是在時鐘對數(shù)據(jù)信號進行有序的收發(fā)控制下進行的。芯片只能按規(guī)定的時序發(fā)送和接收數(shù)據(jù)，過長的信號延遲或信號延時匹配不當都會影響芯片的建立和保持時間，導致芯片無法

2012-08-02 22:26:06

Cadence高速PCB的時序分析

Cadence高速PCB的時序分析：列位看觀，在上一次的連載中，我們介紹了什么是時序電路，時序分析的兩種分類（同步和異步），并講述了一些關(guān)于SDRAM 的基本概念。這一次的連載中，

2009-07-01 17:23:27

Cadence高速PCB的時序分析

Cadence 高速 PCB 的時序分析 1.引言時序分析，也許是 SI 分析中難度最大的一部分。我懷著滿腔的期許給 Cadence 的資深工程師發(fā)了一封 e-mail，希望能夠得到一份時序分析的案

2010-04-05 06:37:13

時序約束與時序分析 ppt教程

時序約束與時序分析 ppt教程本章概要:時序約束與時序分析基礎常用時序概念QuartusII中的時序分析報告設置時序約束全局時序約束個別時

2010-05-17 16:08:02

靜態(tài)時序分析在IC設計中的應用

討論了靜態(tài)時序分析算法及其在IC 設計中的應用。首先,文章討論了靜態(tài)時序分析中的偽路徑問題以及路徑敏化算法,分析了影響邏輯門和互連線延時的因素。最后通過一個完整的IC 設計

2011-12-20 11:03:16

靜態(tài)時序分析基礎及應用

_靜態(tài)時序分析（Static_Timing_Analysis）基礎及應用[1]。

2016-05-09 10:59:26

基于時序路徑的FPGA時序分析技術(shù)研究

基于時序路徑的FPGA時序分析技術(shù)研究_周珊

2017-01-03 17:41:58

靜態(tài)時序分析基礎及應用

2017-01-24 16:54:24

基于FPGA 和 SoC創(chuàng)建時序和布局約束以及其使用

，您經(jīng)常需要定義時序和布局約束。我們了解一下在基于賽靈思 FPGA 和 SoC 設計系統(tǒng)時如何創(chuàng)建和使用這兩種約束。時序約束最基本的時序約束定義了系統(tǒng)時鐘的工作頻率。然而，更高級的約束能建立時鐘路徑之間

2017-11-17 05:23:01

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靜態(tài)時序分析基礎與應用

STA的簡單定義如下：套用特定的時序模型（Timing Model），針對特定電路分析其是否違反設計者給定的時序限制（Timing Constraint）。以分析的方式區(qū)分，可分為Path-Based及Block-Based兩種。

2018-04-03 15:56:16

靜態(tài)時序分析：如何編寫有效地時序約束（一）

靜態(tài)時序分析是一種驗證方法，其基本前提是同步邏輯設計（異步邏輯設計需要制定時鐘相對關(guān)系和最大路徑延時等，這個后面會說）。靜態(tài)時序分析僅關(guān)注時序間的相對關(guān)系，而不是評估邏輯功能（這是仿真和邏輯分析

2019-11-22 07:07:00

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時序基礎分析

時序分析是以分析時間序列的發(fā)展過程、方向和趨勢，預測將來時域可能達到的目標的方法。此方法運用概率統(tǒng)計中時間序列分析原理和技術(shù)，利用時序系統(tǒng)的數(shù)據(jù)相關(guān)性，建立相應的數(shù)學模型，描述系統(tǒng)的時序狀態(tài)，以預測未來。

2019-11-15 07:02:00

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