本文建立了基于svpwm變頻調(diào)速的雙電機(jī)偏差耦合控制算法的仿真模型，并用Matlab7.1仿真軟件進(jìn)行了仿真，對仿真結(jié)果做了分析和比較。
2018-10-24 08:05:00
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你好： 我是一個(gè)購買的帳戶，所以我的許可證應(yīng)該允許訪問所有內(nèi)容。但是當(dāng)我使用System Generator for DSP時(shí)，系統(tǒng)說我的SysGen簽出許可證失敗了。有人知道怎么解決嗎？謝謝
2019-01-28 07:16:36
錯(cuò)誤：System Generator for DSP（SysGen）的許可證簽出失敗。無法聯(lián)系Xilinx許可證管理器。請檢查以下內(nèi)容：（1）XILINX環(huán)境變量指向有效的ISE安裝（2
2018-12-29 10:35:12
FPGA中的數(shù)字控制器是什么？System Generator中的PID控制器是如何設(shè)計(jì)的？
2021-04-08 06:51:46
大家好，這是我第一次使用System Generator工具，如果有人能夠解決一個(gè)不讓我繼續(xù)參與我的硬件協(xié)同仿真項(xiàng)目的問題，我想。我正在使用Matlab R2013b，Xilinx ISE 14.7
2020-03-23 06:53:11
根據(jù)我的理解，System Generator是MatLab到RTL的轉(zhuǎn)換，因此不包括Vivado的優(yōu)化過程。問題1--是真的。確實(shí)，Vivado中的優(yōu)化將大大改變系統(tǒng)描述，而系統(tǒng)描述不會向后兼容
2019-04-25 12:47:45
HI，我正在使用System Generator 2014.4 30天評估包，Matalb 2014B。簡單地說我想使用FIR編譯器，當(dāng)我嘗試編輯它的參數(shù)時(shí)，我得到了兩個(gè)錯(cuò)誤： - 1.“來自MEX
2020-03-24 09:01:59
/fpga-design/simulink-with-xilinx-system-generator-for-dsp.htmlhttp://www.mathworks.cn/searchresults/?c%5B%5D
2013-10-05 11:59:34
USE和System Generator何時(shí)才能勝任64位Windows 7？以上來自于谷歌翻譯以下為原文When will ISE and System Generator be qualified for 64 bit Windows 7?
2018-11-26 15:05:56
最近在搞system generator仿真，發(fā)現(xiàn)getway in這個(gè)模塊參數(shù)設(shè)置變化導(dǎo)致MATLAB閃退問題，貼圖如下其中g(shù)etway in 這個(gè)模塊數(shù)據(jù)類型換成定點(diǎn)有符號或者無符號數(shù)都不得行，換成布爾值又會出現(xiàn)錯(cuò)誤，不知為何啊！求教。
2018-01-05 21:43:53
翻譯成verilog，在FPGA里面實(shí)現(xiàn)，即system generator。altera有沒有類似的接口，與matlab可以互連，直接在matlab里設(shè)計(jì)我所需要的算法，在翻譯成verilog？
2015-01-14 14:20:50
. But when it comes on selecting Matlab version for System generator 10.1 it displays both versions
2019-05-27 06:30:15
國內(nèi)外近些年的研究熱點(diǎn)。本項(xiàng)目旨在采用時(shí)頻分析算法提取放電脈沖特征量,通過仿真、編寫軟件驗(yàn)證算法的實(shí)用性，并硬件（dsp）實(shí)現(xiàn)算法并應(yīng)用
2015-10-09 15:10:00
………………………………………… 1205．1．4 基于反正切函數(shù)的仿真建模與結(jié)果分析…………………………… 1225．1．5 基于鎖相環(huán)的仿真建模與結(jié)果分析………………………………… 1225．2 自適應(yīng)滑模觀測器算法
2019-12-03 14:59:13
針對實(shí)現(xiàn)DSP的設(shè)計(jì)軟件—System Generator。在使用FPGA為原型平臺運(yùn)行算法時(shí)，它不僅能夠?qū)τ布恼鎸?shí)情況進(jìn)行仿真，還能夠自動生成硬件實(shí)現(xiàn)所需要的硬件描述語言代碼。與語 言設(shè)計(jì)相比
2019-06-21 06:25:23
各位好，最近在使用system generator 搭建一個(gè)ifft設(shè)計(jì)模塊，使用ise調(diào)用，但是在下載到板子后，示波器輸出波形去在沒有輸入的情況下仍然有波形，確定不是噪聲，波形還是很規(guī)律，求解釋呀！
2016-07-13 13:21:30
使用system generator導(dǎo)入xilinx模塊時(shí)，只要連線兩個(gè)模塊，matlab就崩潰，有知道原因的大佬嗎？
2018-01-19 17:54:57
.Vivado 2016.4與Spartan-6不兼容。據(jù)Xilinx稱，Vivado不支持任何早于7系列的設(shè)備系列。）根據(jù)以下說明，Xilinx System Generator可以嵌套在ISE Design
2018-12-27 10:55:34
大家好，我正在使用具有Virtex-4 FX100的定制板。在內(nèi)部，有一個(gè)基于VHDL的框架，它將定制板上的不同部分與“DSP內(nèi)核”連接，后者是在System Generator下開發(fā)的。在這
2019-01-15 10:39:11
在system generator中，我把（-128~127），變?yōu)椋?1~1），但是下載到硬件中，使用chipscope抓取到的數(shù)據(jù)確實(shí)（-128~127），請問是怎么回事
2016-08-10 15:32:38
有做System Generator處理圖像的嗎？遇到一些問題，一起商量下
2020-09-28 19:04:58
嗨，我正在嘗試學(xué)習(xí)如何使用System Generator來創(chuàng)建自己的IP核。首先，我在DocNav中找到了一個(gè)ug948-vivado-sysgen-tutorial文檔。我在哪里可以找到本文檔中描述的示例？我在安裝目錄中的“examples”文件夾中找不到完全相同的示例。提前致謝馬丁
2020-05-22 07:22:09
你好，我有興趣使用Artix-7 FPGA進(jìn)行以太網(wǎng)協(xié)同仿真（在Simulink中通過System Generator）。在System Generator中，我看到AC701
2020-07-15 08:45:40
SVPWM算法的原理是什么？SVPWM算法如何去實(shí)現(xiàn)？如何對SVPWM算法進(jìn)行Simulink仿真？
2021-08-04 06:29:27
各位大佬，我在安裝System Generator時(shí)，跟著教程走，發(fā)現(xiàn)在vivado中沒有出現(xiàn)System Generator for DSP這個(gè)選項(xiàng)，請問是我哪里安裝得不對嗎？
2023-09-26 21:54:58
當(dāng)我完成SDx 2017.2的安裝時(shí)，沒有安裝System Generator的選項(xiàng)。我正在運(yùn)行從Xilinx下載的安裝程序：https：//www.xilinx.com/member/forms
2019-01-07 10:59:00
你好，我叫Joaquín。有人知道，我可以在Matlab / Simulink中使用System Generator創(chuàng)建一個(gè)雙向（inout）端口。我正在嘗試為Xilinx的外部存儲器創(chuàng)建一個(gè)接口
2019-05-09 14:36:24
最近在使用system generator設(shè)計(jì)一個(gè)rs編碼譯碼的模型，總的思想是在rs編碼產(chǎn)生信號后，插入一個(gè)誤碼，然后作為信號源進(jìn)行解碼，看是否能夠正常的進(jìn)行解碼，求解是怎么才能把rs編碼后的信號存儲起來作為信號源
2016-07-20 20:13:59
如何去設(shè)計(jì)一款合理的電子硬件解決方案，從而實(shí)現(xiàn)經(jīng)濟(jì)有效的大規(guī)模生產(chǎn)與部署？怎樣去驗(yàn)證可部署目標(biāo)硬件與軟件算法模型之間的算法性能一致性？System Generator是什么?有什么功能？
2021-04-08 06:25:48
有用Xilinx的system generator做圖像處理的嘛？求交流 。我正在用這個(gè)做圖像處理，已經(jīng)用了3個(gè)月了，在做一些算法，遇到一些困難，求一起交流學(xué)習(xí)。發(fā)現(xiàn)用這個(gè)開發(fā)的人真不多啊。
2014-05-09 14:57:21
非常苦惱，剛開始學(xué)習(xí)system generator，用帶光盤的書上的例子，想要學(xué)習(xí)一下設(shè)計(jì)流程，結(jié)果屢屢碰壁。在搭建好系統(tǒng)，點(diǎn)擊開始仿真之后，總是會出錯(cuò)。在別人的電腦上就能仿真成功，一開始認(rèn)為是
2016-07-13 23:12:36
在紅外線的增強(qiáng)處理中，怎么用quartusII進(jìn)行算法的實(shí)現(xiàn)及其仿真驗(yàn)證，重點(diǎn)是直方圖算法，這里面的代碼是什么。
2015-05-06 23:01:22
xilinx公司的網(wǎng)絡(luò)教程“利用 System Generator 進(jìn)行 DSP 設(shè)計(jì)”誰有？上傳一份給小弟吧
2013-03-14 12:17:03
仿真分析 8.1.仿真電路分析 信號輸入：幅值為2，頻率為50Hz的三相正弦波信號 SVPWM算法實(shí)現(xiàn)：載波為20KHz的三角波，三相逆變電路的直流側(cè)電壓為24V PWM信號生成：載波為
2023-03-06 17:00:53
以前，我們有Matlab 2006a和ISE 8.2i，并且正在使用System Generator。我們不得不重新安裝Matlab 2006a以啟用新的工具箱，但現(xiàn)在Simulink中沒有
2018-11-19 14:42:56
小波盲源分離算法的仿真及FPGA實(shí)現(xiàn):提出了一種基于小波變換的盲源分離方法，在理論分析和仿真結(jié)果的基礎(chǔ)上，給出了FPGA 的實(shí)現(xiàn)方案。針對傳統(tǒng)盲分離算法對源信號統(tǒng)計(jì)特征敏
2009-06-21 22:44:09
21 本文基于軟件無線電的思想，對MQAM 調(diào)制進(jìn)行算法和仿真的研究。采用System Generator 搭建MQAM 調(diào)制系統(tǒng)模型，將算法轉(zhuǎn)換成了硬件可實(shí)現(xiàn)模塊，對該系統(tǒng)進(jìn)行了完整的仿真及仿真分
2009-12-14 14:28:4824 采用以太網(wǎng)硬件在環(huán)路實(shí)現(xiàn)高帶寬DSP仿真設(shè)計(jì)
System Generator v8.1提供全新的千兆位級以太網(wǎng)硬件在環(huán)接口，支持使用Xilinx ML402 FPGA平臺進(jìn)行高帶寬協(xié)仿真
通
2010-03-05 09:13:1027 SYSTEM VIEW教材
SYSTEM VIEW是一個(gè)用于現(xiàn)代工程與科學(xué)系統(tǒng)設(shè)計(jì)及仿真的動態(tài)系統(tǒng)分析平臺。
2010-04-10 11:08:0532
采用Gardner算法，對QPSK調(diào)制解調(diào)系統(tǒng)中的位同步系統(tǒng)進(jìn)行設(shè)計(jì)與實(shí)現(xiàn)，大大提高了系統(tǒng)性能和資源利用率。重點(diǎn)闡述采用FPGA開發(fā)環(huán)境System Generator系統(tǒng)設(shè)計(jì)工具進(jìn)行位同
2010-07-21 16:12:4026 軟件仿真頻率細(xì)化過程的分析與實(shí)現(xiàn)
介紹頻率細(xì)化過程,并對移頻法頻率細(xì)化（ZOOM）過程中的幾個(gè)問題進(jìn)行了分析,最后介紹用MATLAB語言仿真頻率細(xì)
2009-12-08 15:19:57672 
深入了解賽靈思System Generator中的時(shí)間參數(shù)
基于模型的設(shè)計(jì)(MBD)因其在縮小實(shí)時(shí)系統(tǒng)抽象的數(shù)學(xué)建模和物理實(shí)現(xiàn)之間差距方面的光明前景而備受關(guān)注。通過使用相同的
2009-12-29 11:40:301300 
HDL設(shè)計(jì)和驗(yàn)證與System Generator相結(jié)合
Xilinx®SystemGeneratoRForDSP是用來協(xié)助系統(tǒng)設(shè)計(jì)的MATLABSimulink模塊集。SystemGeneratorforDSP在熟悉的MATLAB環(huán)境中引入XilinxFPGA對象，讓您能夠
2010-01-06 14:39:301181 
通常情況下，在設(shè)計(jì)基于FPGA的大型信號處理系統(tǒng)的時(shí)候，設(shè)計(jì)人員往往需要進(jìn)行費(fèi)時(shí)費(fèi)力的仿真。以Xilinx System Generator for DSP為代表的FPGA設(shè)計(jì)工具，通過提供可靠的硬件在環(huán)接口（
2010-07-10 12:18:07583 
針對網(wǎng)絡(luò)數(shù)據(jù)流存儲的瓶頸問題，提出了一種網(wǎng)絡(luò)數(shù)據(jù)流存儲算法分析與實(shí)現(xiàn)方法，仿真結(jié)果表明，模型能顯著提高網(wǎng)絡(luò)數(shù)據(jù)流的實(shí)時(shí)存儲能力
2011-05-26 15:57:3321 該設(shè)計(jì)是基于System Generator設(shè)計(jì)平臺,在Matlab／Simulink環(huán)境下搭建系統(tǒng)模型,再進(jìn)行功能仿真和驗(yàn)證,完成QPSK調(diào)制器的設(shè)計(jì)。仿真結(jié)果表明,所設(shè)計(jì)的調(diào)制器能產(chǎn)生正確QPSK波形,達(dá)到了預(yù)期效果
2011-10-17 16:10:5165 通過對P碼產(chǎn)生機(jī)理的分析，利用MATLAB對算法進(jìn)行了仿真實(shí)現(xiàn)。仿真結(jié)果表明，采用該算法能夠產(chǎn)生任意時(shí)刻、長度的P碼。利用產(chǎn)生的P碼數(shù)據(jù)，對其相關(guān)特性等進(jìn)行了分析，從而進(jìn)一步
2012-05-08 15:40:1155 本文首先對CIC、HB、FIR濾波器的原理及設(shè)計(jì)作了簡單的說明，最后用Matlab結(jié)合System generator對本文所設(shè)計(jì)的DDC濾波器作了一個(gè)仿真。
2012-08-06 15:34:4810298 
Xilinx公司推出的DSP設(shè)計(jì)開發(fā)工具System Generator是在Matlab環(huán)境中進(jìn)行建模，是DSP高層系統(tǒng)設(shè)計(jì)與Xilinx FPGA之間實(shí)現(xiàn)的橋梁。在分析了FPGA傳統(tǒng)級設(shè)計(jì)方法的基礎(chǔ)上，提出了基于System Generator的
2013-01-10 16:51:2458 SVPWM算法仿真實(shí)現(xiàn)及分析，有需要的下來看看
2016-04-14 17:06:449 Xilinx FPGA工程例子源碼：System Generator的設(shè)計(jì)實(shí)例
2016-06-07 14:41:5722 自適應(yīng)神經(jīng)模糊算法在光伏MPPT中的仿真分析_榮德生
2017-01-07 18:56:130 環(huán)境 ?Matlab 2014 a ?Vivado 2014.4 ?System generator 2014.4 實(shí)現(xiàn)步驟 1、模型搭建與仿真 在simulink環(huán)境下工程搭建如下 圖3 四路加
2017-02-08 01:10:08473 
最新版System Generator支持快速開發(fā)和實(shí)現(xiàn)基于All Programmable FPGA、SoC和MPSoC的無線電設(shè)計(jì) 賽靈思日前宣布推出高級設(shè)計(jì)工具System Generator
2017-02-09 01:23:41279 一直都在System Generator下做圖像處理相關(guān)的算法，感覺SysGen挺強(qiáng)大的，前幾天突發(fā)奇想，能否直接用SysGen實(shí)現(xiàn)數(shù)據(jù)的通信呢，畢竟一句HDL代碼都不寫對于做FPGA的人來說卻是很有吸引力的。
2017-02-10 19:51:112619 
前一陣一直在忙，所以沒有來得及寫博文。弄完雜七雜八的事情，又繼續(xù)FPGA的研究。使用Verilog HDL語言和原理圖輸入來完成FPGA設(shè)計(jì)的方法都試驗(yàn)過了，更高級的還有基于System Generator和基于EDK/Microblaze的方法。
2017-02-11 03:10:118192 
System Generator是Xilinx公司進(jìn)行數(shù)字信號處理開發(fā)的一種設(shè)計(jì)工具，它通過將Xilinx開發(fā)的一些模塊嵌入到Simulink的庫中，可以在Simulink中進(jìn)行定點(diǎn)仿真，可是設(shè)置
2017-02-11 11:53:113779 
system generator是xilinx公司的系統(tǒng)級建模工具，它是擴(kuò)展mathworks公司的MATLAB下面的simulink平臺，添加了XILINX FPGA專用的一些模塊。加速簡化了FPGA的DSP系統(tǒng)級硬件設(shè)計(jì)。
2017-02-11 19:21:337392 
通常情況下，在設(shè)計(jì)基于FPGA的大型信號處理系統(tǒng)的時(shí)候，設(shè)計(jì)人員往往需要進(jìn)行費(fèi)時(shí)費(fèi)力的仿真。以Xilinx System Generator for DSP為代表的FPGA設(shè)計(jì)工具，通過提供可靠
2017-10-23 15:00:240 利用System Generator軟件平臺，實(shí)現(xiàn)基于模塊化建模方法的變換器建模，并簡化語言編寫控制系統(tǒng)的復(fù)雜過程。研究了從MATLAB-Xilinx環(huán)境中導(dǎo)出使用模塊化建模方法搭建的控制算法。通過
2017-11-15 14:31:344985 
LTE System Toolbox 提供用于設(shè)計(jì)、仿真和驗(yàn)證 LTE 和 LTE-Advanced 通信系統(tǒng)且符合標(biāo)準(zhǔn)的函數(shù)和應(yīng)用程序。該系統(tǒng)工具箱加速了 LTE 算法和物理層 (PHY) 部署
2017-11-16 15:44:014039 現(xiàn)在的FPGA算法的實(shí)現(xiàn)有下面幾種方法： 1. Verilog/VHDL 語言的開發(fā) ; 2. system Generator; 3. ImpulsC 編譯器實(shí)現(xiàn)從 C代碼到 HDL 語言； 4.
2017-11-17 14:29:067299 基于System Generator軟件，在xc7z020-1clg484芯片上設(shè)計(jì)了一種高速盲均衡器。該盲均衡器由延遲模塊、濾波模塊、誤差計(jì)算模塊和系數(shù)更新模塊構(gòu)成，采用MCMA算法，使用并行
2017-11-18 05:06:011881 
Xilinx System Generator 是專門為數(shù)字信號算法處理而推出的模型化設(shè)計(jì)平臺，可以快速、簡單地將DSP系統(tǒng)的抽象算法轉(zhuǎn)換成可綜合的、可靠的硬件系統(tǒng)，彌補(bǔ)了大部分對C語言以及Matlab工具很熟悉的DSP工程師對于硬件描述語言VHDL和Verilog HDL認(rèn)識不足的缺陷。
2018-07-19 09:32:003716 
本文在分析Rife，MRife和傅里葉系數(shù)插值迭代3種算法的基礎(chǔ)上，將串行迭代變?yōu)椴⑿械纱说贸隽艘环N快速頻率估計(jì)算法，并分析了新算法與前3種算法的異同。計(jì)算機(jī)仿真結(jié)果證實(shí)新算法能夠快速、高精度估計(jì)單頻信號的頻率，便于工程實(shí)現(xiàn)，適合應(yīng)用在雷達(dá)、電子對抗等對處理實(shí)時(shí)性要求非常高的領(lǐng)域。
2017-11-23 15:36:008831 PLD/FPGA 常用開發(fā)軟件System Generator 9.10。 業(yè)內(nèi)領(lǐng)先的高級系統(tǒng)級FPGA開發(fā)高度并行系統(tǒng)。
2017-11-26 11:34:5612 本視頻產(chǎn)品演示介紹了 Xilinx 系統(tǒng)生成器（System Generator）和 Xilinx ISE? 項(xiàng)目瀏覽器（Project Navigator）設(shè)計(jì)環(huán)境之間的新整合。
2018-06-06 13:46:003024 
新的System Generator，算法開發(fā)人員可在其熟悉的MATLAB和Simulink模型化設(shè)計(jì)環(huán)境中創(chuàng)建生產(chǎn)質(zhì)量級的DSP實(shí)現(xiàn)方案，而且相校傳統(tǒng) RTL 可大幅縮短設(shè)計(jì)時(shí)間。最新版提供了更高級的設(shè)計(jì)抽象，并可通過新型的模塊集中、更快的仿真和編譯運(yùn)行時(shí)間，將無線電算法的設(shè)計(jì)生產(chǎn)力提高7倍。
2018-08-20 10:13:00763 了解如何將Vivado HLS設(shè)計(jì)作為IP模塊整合到System Generator for DSP中。
了解如何將Vivado HLS設(shè)計(jì)保存為IP模塊，并了解如何將此IP輕松整合到System Generator for DSP的設(shè)計(jì)中。
2018-11-20 05:55:002941 了解如何在System Generator中使用多個(gè)時(shí)鐘域，從而可以實(shí)現(xiàn)復(fù)雜的DSP系統(tǒng)。
2018-11-27 06:42:003450 了解如何使用Vivado System Generator for DSP進(jìn)行點(diǎn)對點(diǎn)以太網(wǎng)硬件協(xié)同仿真。
System Generator提供硬件協(xié)同仿真，可以將FPGA中運(yùn)行的設(shè)計(jì)直接整合到Simulink仿真中。
2018-11-23 06:02:004262 中識別率不高，而基于人工神經(jīng)網(wǎng)絡(luò)的識別方法計(jì)算復(fù)雜度較高。信號的高階累積量算法具有很好的抗噪性能，故對基于高階累積量的通信信號調(diào)制識別算法的研究受到了廣泛重視。文獻(xiàn)利用高階累積量實(shí)現(xiàn)了對 2ASK
2019-03-14 10:32:581573 
System Generator 數(shù)字上下變頻 (DUC/DDC)模塊集的易用性大幅提升，使得更加便于無線算法開發(fā)。這些新型模塊還添加了有助于加速驗(yàn)證和編譯運(yùn)行時(shí)間的增強(qiáng)功能，所有這些模塊提供了七八種參數(shù)設(shè)置。
2019-07-31 09:22:492293 當(dāng)用Matlab完成數(shù)字信號處理算法仿真后，如何在DSP芯片上實(shí)時(shí)實(shí)現(xiàn)，是電氣信息類大學(xué)生需要掌握的一項(xiàng)重要的工程實(shí)踐能力。在仿真過程中，有算法移植、DSP工程建立和算法實(shí)現(xiàn)這三個(gè)關(guān)鍵環(huán)節(jié)。本文介紹
2020-09-10 16:08:1232 Rife算法的基礎(chǔ)上，通過對輸入信號進(jìn)行頻譜搬移，給出了一種修正Rife（MRife）算法．該算法易于并行實(shí)現(xiàn)。Monte Caro仿真表明，MRife算法具有頻率估計(jì)精度高、整個(gè)量化頻率范圍內(nèi)性能
2021-03-30 11:28:547 根據(jù)橢圓曲線密碼體制的幾種關(guān)鍵算法，采用Modelsim仿真工具設(shè)計(jì)相應(yīng)的算法模塊。然后將各模塊代碼通過System Gene
2021-06-12 10:17:001294 
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2022-02-16 16:21:361578 
./oschina_soft/arXiv2020-RIFE.zip
2022-06-07 14:17:182
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