通過電路板版圖分析來降低抖動:大部分高速數字產品都使用時鐘來進行系統定時同步，在一個時鐘周期中必須完成一系列操作，包括一個邏輯深度內的所有門切換時延、芯片內部以及芯片之間的傳播時延、互連引起的上升時間或充電時延、建立和保持時間，以及時鐘與數據線之間的偏差等等。定時預算負責給每個時延源分配時間。本文介紹在滿足功能要求的前提下，如何解決高速數字設計產品中定時預算、噪聲預算和EMC測試要求所面臨的挑戰。
抖動指的是從一個周期到下一個周期之間，時鐘或數據沿到達時間的變化。信號傳播時延源可能是隨機性的(當這個抖動無法預測時)，也可能是確定性的(當抖動量大小能夠預測時，如當上升時間可與位周期相比時符號間干擾引起的抖動)。最后，設計人員必須給定時預算增加一個“裕量”，用來補償無法準確預測的所有其他因素。不確定性越多，意味著需要越大的裕量來確保產品正確工作。
隨著時鐘頻率的提高，時鐘周期變得越來越短。設計人員努力通過縮減定時預算中每個項目的時間分配來達到更高的時鐘頻率目標。設計人員越能準確預計定時預算中的每項因素，需要的裕量就越小。裕量減小之后，相應地就能允許在繼續滿足定時預算的前提下來縮短時鐘周期。
有一種確定性抖動是來自于總線中相鄰導線之間的串擾(即使在低損耗互連中也不例外)。采用能夠預測串擾的互連模型和一種能夠分析定時中串擾效應的優秀仿真器，設計人員可以準確預測串擾引起的確定性抖動，從而可以將抖動預算降到最低并減小裕量。通過認識串擾引起的抖動來源，可以將其影響降到最低，并采取成本與性能之間的折中，使最終產品實現最優化。
串擾引起的抖動
當某根數據位導線上信號的到達時間受到相鄰數據位導線上同時出現信號的影響時，便會發生串擾引起的抖動。
例如，考察一條包含三個數據位的簡單總線(圖1)，每根數據位導線為一條9英寸長的50歐姆表層線(線寬和間隔都是5 mil)。這條總線的中央數據位線將成為受擾線。設計人員可以在三種相應的條件下仿真接收器端的信號到達時間。可以仿真所有兩根“入侵線”，即受擾線兩側的相鄰數據位線，分別讓它們停止傳輸信號、傳輸與受擾線相同的數據位，或傳輸與受擾線相反的數據位信號。仿真結果顯示，受擾線上信號的到達時間與仿真條件有關(參見圖2)。當其他數據位線停止傳輸信號時，總的時延為1.5ns左右，而其他兩種條件下，根據總線上所傳輸的數據位模式，信號的到達時間變化為 ±0.1ns，或者說約為總時延的7％。
當“入侵線”與“受擾線”驅動同樣的數據位時，受擾線上的時延增大。當“入侵線”上的數據位相反時，受擾線上的時延減小。如果在定時預算中忽略了這種形式的確定性抖動，產品就有可能出現故障(或者必須將所需的裕量增大)。耦合的容性或感性電流加到安靜的導線上，將會影響到達時間和串擾引起的確定性抖動。雖然遠端串擾和串擾引起的確定性抖動來源相同，但抖動幅度與總串擾無關，也與上升時間無關。信號傳播速度的變化導致了串擾引起的確定性抖動，設計人員可以通過仔細設計來將其消除。設計一個包含大量串擾，卻沒有確定性抖動的系統是有可能的。
確定性抖動與信號速度
95%以上的電路板使用FR4材料。信號通過一條均質傳輸線的傳播時延僅僅與信號傳播時所面對的有效介電常數(kEFF)相關。如果kEFF約為3.5 (FR4表層線中的kEFF可能就是這個值)，則信號的傳播速度大致為：12 英寸/ns/=6.4 英寸/ns。例如，一條9英寸長導線的時延約為：長度/6.4英寸/ns=9/6.4=1.4 ns。如果再加上因2pF輸入門電容引起的上升時間變長而導致的0.1ns左右的時延，就得到了約1.5ns的總傳播時延。
由總線上位模式引起的kEFF的任何變化都將影響所有數據線上的信號速度，而信號速度影響傳播時延，反過來又會對抖動產生影響。但相鄰信號線上的位模式怎么會影響受擾線上信號所面對的kEFF呢？答案全在于邊緣場線。
當一條表層線導線與周圍導線距離較遠且相互隔離時(圖3)，沿這條導線傳播的信號的一些場線將僅僅分布在導線材料內部，而另一些場線則穿越空氣分布在信號與返回路徑之間。延伸到導線寬度之外的場線稱為邊緣場線。在一條50歐姆的FR4表層線中，信號與返回路徑之間的電容約有一半是由邊緣場引起的。
相鄰入侵信號線的存在會影響受擾線的邊緣場分布，具體情況取決于入侵線上的位模式。當兩根入侵線攜帶與受擾線相同的數據位時，所有三條信號線上的電壓相同，導線上方空氣中的邊緣場線很少。