ARM9 S3C2410PCB設計指南

高速數字電路PCB 設計考慮
----以ARM9 S3C2410 系統為例
隨著現代數字系統開關頻率的不斷提升，高速數字系統的 PCB 設計成為擺在廣大硬件
工程師面前一個越來越嚴峻的問題。當時鐘上升邊沿陡峭，時鐘頻率提升到一定程度以后，
PCB 中的分布參數問題越來越明顯，一根10cm 長的PCB 走線，不再是一條簡單的導體，
很多情況下我們必須把它當作一個元件來對待。以三星ARM9 處理器S3C2410 為例，以下
是筆者總結的板級EMI 問題主要原因，并在以下章節針對性的提出LAYOUT 注意事項。
1， 電源和地線是板上所有信號的公共通路，隨著板上信號頻率的增加，電源和地線組成的
信號回路阻抗變得不可忽視，各路信號會通過這個公共阻抗而相互影響。工程實踐中可
以從以下方面改進：
a) 對于四層及以上的 PCB，最好有獨立的電源層和地層，完整的地層和電源層其交流
阻抗要比普通PCB 走線小很多。盡量不要在電源層和地層上走線，如果一定要走，
請注意不要大片的割開電源或地層，盡量用短線割開，確保信號流過電源、地的時
候暢通無阻。
b) 對于沒有條件使用完整的電源和地層的 PCB，要盡量的加粗電源和地線寬度，將電
源盡量的設計成星形，其根結點應該在整板電源的引入點，在牽引到整板中任何元
件（負載）以前。對于一些容易產生噪音的電路模塊，比如DC-DC 電源，要特別
注意這個問題，避免其將噪音信號通過電源、地線擴散到整板。
c) 關注電流的實際流向，避免富含噪音分量的大電流信號，比如 DC-DC 電源濾波出
去以前的路徑影響到其它敏感信號。對噪音敏感的信號應當得到保護，比如DC-DC
的反饋回路，應當遠離干擾源，其接地點須確保電平穩定。
d) 在多層地（鋪銅）間打過孔，使各層地良好連通。
2， 隨著信號頻率的增加，板上各種分布參數趨于明顯，信號更容易通過寄生電容偶合到其
它信號回路上，平行線間的cross-talking(串擾)效應更容易發生。
3， 隨著時鐘頻率增加，時鐘信號上升沿日趨陡峭，這對導線的長度和阻抗匹配提出了更高
的要求。當信號線的長度超過一定數值，導致電信號再起上的傳播延遲時間大于信號本
身的變化周期的時候，信號線須當作傳輸線來看待，須在其始端和（或）終端采取一定
的阻抗匹配措施，以遏制可能產生的反射、振鈴等現象的產生。關于傳輸線理論和相關
的計算，請參考相關專業文獻，在此不再贅述。對于S3C2410 芯片為核心的系統來說，
需要注意的就是 CPU 和SDRAM 之間的總線，通常此總線的工作頻率在100MHz,稍有
不慎即有可能發生反射、振鈴等問題，進行PCB LAYOUT 時可遵從以下簡單規則以盡
量避免問題：
a) 盡量縮短 CPU 和SDRAM 之間的走線長度，盡量使走線在100MHz 的信號頻率下
呈現出集總電路的特性。根據經驗，長度不超過50~70mm 被認為是安全的。
b) 盡量保持各條線的等長性。
c) 在時鐘信號的驅動端（靠CPU 端）串入22 歐姆左右的串聯匹配電阻，以抑制反射
波。