本應用指南針對 FT256 1 mm BGA 封裝的 Spartan?-3E FPGA，討論了低成本、四至六層、大批量印刷電路板 (PCB) 的布局問題，同時探討高速信號和信號完整性 (SI) 因素對低層數 PCB布局的影響。本應用指南的讀者為設計工程師、管理人員和 PCB 布局人員，他們對與 SI 相關的設計問題應當已經有所了解。本應用指南主要講述 FT256 封裝的 Spartan-3E 器件，但這些信息也適用于同等的 FG256 封裝，其中包含的通用指南可用于優化其他器件和封裝的路板布局。簡介左右 PCB 成本的主要因素有兩個：制造能力和產量。設計低成本 PCB 的規則取決于 PCB 生產設備能按最低價格制造出什么。這一現實情況還決定著在既保持低成本又適于大批量制造的電路中可實現的 PCB 層數。遺憾的是，市場對增加可編程邏輯的封裝引腳數的需求意味著更小的形狀因數，因此加大了對 PCB 布局成本的壓力。盡管如此，如果使用 FT256 1 mm 球柵陣列(BGA) 封裝的 Spartan-3E FPGA，仍然能以盡量低的成本設計出四層電路板。如果用外來設計規則（如 1 mils 跡線與間隔）設計電路板，則可選的制造方案有限，且成本高昂。一密耳即千分之一英寸，亦稱一英毫，等于 0.0254 毫米。某些北美廠家或許能夠用這些規則制造電路板，但將此種 PCB 制造工藝搬到亞洲的主流生產設備上卻不大可能大幅度降低成本。隨著產量的提高，有更多廠家樂于制造電路板以降低成本，但是，達到可接受的成本所需的時間可能比產品的壽命還要長。本應用指南即針對這一情況提出能改進制造方案和降低成本的一些解決辦法。盡量降低成本的PCB 設計規則
表1 所示為不同制造地點大量生產不同層數 PCB 的制造成本。層越多，制造成本越高；具體成本因產量和市場條件而異。