過去10年，先進IC節點的設計規則手冊從幾十頁的小冊子擴充為幾百頁的一本書。這種擴充源自于圖層數量的大幅增多（有11層或更多金屬層的情形也不稀奇）、各層檢查項目的增多、以及這些檢查復雜性的大幅增大。這對模擬和定制化IC設計工程師有著巨大影響，一方面他們要努力優化設計達到最佳性能，同時必須確保設計版圖符合規則。
　　客戶挑戰：縮小驗證差距
　　定制化設計的流程一直是以反復的方式進行的——繪制一部分版圖、檢查版圖的DRC、LVS及功能驗證、修正錯誤、然后重復這個過程，直到所有DRC錯誤都得到修正（圖1）。當DRC檢查很簡單時，這一步很安全，并且不怎么妨礙從構建版圖到原理圖的過程。
　　
　　圖1.傳統的設計-檢查-修正循環。
　　然而，隨著設計規則數量和復雜性的增加，定制化設計工程師不再能夠有效率的記住所有的設計規則。這樣，每次循環的動作都可能帶來新的DRC錯誤。花在“修正”原始版圖上的時間就增加了，這樣，版圖工程師就沒有更多時間用于繪制最佳版圖，從而獲得最佳的性能和面積。事實上，從事32nm及以上節點設計的設計團隊都發現，要得到一個完全沒有DRC錯誤的高品質版圖，困難程度是越來越高。
　　定制化設計工具包含多種內建DRC工具，輔助版圖工程師放上多邊形。在這些“工具內”DRC檢查程序里最著名的是Cadence的DIVA工具，但所有的定制化工具都具備相似的功能，比如SpringSoft的Laker工具有“基于規則的設計”，Synopsys的Custom Designer有Smart DRD.
　　盡管所有這些工具都有著類似的功能，但沒有一款能涵蓋全部簽核DRC檢查，也沒有一款得到晶圓代工廠的簽核資格認可。隨著簽核文件（deck）與LEF、內建DRC檢查工具的能力之間的差距越來越大，版圖工程師得到干凈的設計需要耗費的時間越來越多，而花在新版圖上的時間越來越少。定制化設計團隊被迫在下面三種雞肋方案中進行選擇：
　　1.他們可以對設計進行少一點優化——達到“DRC干凈”的版本就打住。因為“版圖品質”難以衡量，采用這種方法“失去機會”成本盡管現實，卻不太好定量確定，但在未來某個時間會出現潛在的性能問題。設計者知道將來一定會有后果，但不知會在何時何處出現。
　　2.他們可以花更長時間來完成版圖。然而，隨著里程碑日程表的流逝，對設計團隊和公司的潛在影響會變得明顯。對于珍愛自己工作的工程師來說，這條路很危險。
　　3.他們可以雇傭更多工程師。雖然這種方法可以讓公司一切如常地維持，即使采用低成本的資源，但它卻是一種代價高昂、而結果并不確定的選擇。更多工程師不是總能確保更快或更好的設計。
　　在編輯定制化設計時執行簽核檢查
　　為了對這種情形做出補救，設計者需要采用一種交互式工具，能在創建版圖時對照整個簽核DRC文件（deck）檢查他們的版圖設計。作為這種方法的一個示例，我們來看Calibre RealTime工具在設計師的環境中是如何工作的（圖2）。它使用OpenAccess運行時模型（OA RTM）來接收來自定制化設計工具的變化事件通知，然后檢索相應的幾何圖形來進行DRC檢查。然后它自動運行單層模式的Calibre nmDRC.DRC引擎針對正在編輯的形狀以及附近圖形執行快速、增量檢查，對設計規則違反情況以及由推薦規則來衡量的潛在系統變化敏感性做出幾乎瞬時的反饋。檢查的結果可以直接在設計工具的用戶界面上高亮顯示。
　　通過這種方法在版圖創建的過程中將簽核結果即時提供給版圖工程師，消除了設計-檢查-修正循環的時間損失，得到高品質的版圖。因為它采用同樣的標準晶圓代工廠認可DRC文件（deck），因此在實時結果與簽核DRC間的關聯方面毫無疑問。