名詞解釋：

　　1.EDA：是電子設計自動化的縮寫，EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。

　　2.HDL：硬件描述語言，是一種以文本形式描述數字電路和數字系統的語言，是指對硬件電路進行行為描述、寄存器傳輸描述或者結構化描述的一種新興語言。

　　3.FPGA （：現場可編程邏輯門陣列，它采用了邏輯單元陣列LCA這樣一個概念，內部包括可配置邏輯模塊CLB、輸入輸出模塊IOB和內部連線三個部分。FPGA利用小型查找表（ 16×1RAM）來實現組合邏輯。

　　4.CPLD：復雜的可編程邏輯器件， 主要是由可編程邏輯宏單元圍繞中心的可編程互連矩陣單元組成。是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是借助集成開發軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜（“在系統”編程）將代碼傳送到目標芯片中，實現設計的數字系統。

　　5. IP： IP是知識產權核或知識產權模塊，用于ASIC或FPGA/CPLD中的預先設計好的電路功能模塊。

　　6. Testbench： 在設計數字電路系統時，通常將測試模塊和功能模塊分開設計，其中測試模塊也稱測試臺（Testbench）。Testbench是通過對設計部分施加激勵，然后檢查其輸出正確與否來完成其驗證功能的。

　　7. reg： 是寄存器數據類型的關鍵字，其表示一個抽象的數據存儲單元。reg 只能在initial 和always中賦值。而reg 在過程賦值語句中使用。reg 型數據常用來表示always 模塊內的指定信號，代表觸發器。通常在設計中要由always 模塊通過使用行為描述語句來表達邏輯關系。在always 塊內被賦值的每一個信號都必須定義為reg 型。

　　8. wire： 是最常用的Net 型變量。wire 表示直通，即只要輸入有變化，輸出馬上無條件地反映。wire使用在連續賦值語句中， 即以assign 關鍵字指定的組合邏輯信號。Verilog 程序模塊中輸入、輸出信號類型默認為wire 型。wire 型的變量綜合出來一般是一根導線。

　　9.FSM（： 有限狀態機。是由寄存器組和組合邏輯構成的硬件時序電路。是用來記錄電路當前狀態的一種電路結構。存儲器記錄電路當前狀態，而組合邏輯用來根據當前狀態和當前輸入運算出電路的下一個狀態。其分為兩種：Meaiy機和Moore機。

　　10. 層次化設計：是Verilog HDL 設計描述的一種風格，而模塊實例化是其具體的實現方式。其中一種是自頂向下設計，就是從整個系統設計的頂層開始，往下一層將系統劃分為若干個子模塊，然后再將每一個子模塊又向下一層劃分為若干的子模塊。通過這樣將整個系統逐次向下分解，一個頂層設計最后可以細分為若干較小的基本功能塊，直到不能繼續分解為止。