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PCB走線中途容性負載反射和接收端容性負載的反射詳細說明

2021-01-05 | rar | 0.10 MB | 次下載 | 免費

資料介紹

  很多時候,PCB走線中途會經(jīng)過過孔、測試點焊盤、短的stub線等,都存在寄生電容,必然對信號造成影響。走線中途的電容對信號的影響要從發(fā)射端和接受端兩個方面分析,對起點和終點都有影響。

  首先按看一下對信號發(fā)射端的影響。當一個快速上升的階躍信號到達電容時,電容快速充電,充電電流和信號電壓上升快慢有關,充電電流公式為:I=C*dV/dt。電容量越大,充電電流越大,信號上升時間越快,dt越小,同樣使充電電流越大。

  我們知道,信號的反射與信號感受到的阻抗變化有關,因此為了分析,我們看一下,電容引起的阻抗變化。

  從這個公式中,我們可以得到一個很重要的信息,當階躍信號施加到電容兩端的初期,電容的阻抗與信號上升時間和本身的電容量有關。

  通常在電容充電初期,阻抗很小,小于走線的特性阻抗。信號在電容處發(fā)生負反射,這個負電壓信號和原信號疊加,使得發(fā)射端的信號產(chǎn)生下沖,引起發(fā)射端信號的非單調(diào)性。

  對于接收端,信號到達接收端后,發(fā)生正反射,反射回來的信號到達電容位置,那個樣發(fā)生負反射,反射回接收端的負反射電壓同樣使接收端信號產(chǎn)生下沖。

  為了使反射噪聲小于電壓擺幅的5%(這種情況對信號影響可以容忍),阻抗變化必須小于10%。那么電容阻抗應該控制在多少?電容的阻抗表現(xiàn)為一個并聯(lián)阻抗,我們可以用并聯(lián)阻抗公式和反射系數(shù)公式來確定它的范圍。對于這種并聯(lián)阻抗,我們希望電容阻抗越大越好。假設電容阻抗是PCB走線特性阻抗的k倍,根據(jù)并聯(lián)阻抗公式得到電容處信號感受到的阻抗為:

  也就是說,根據(jù)這種理想的計算,電容的阻抗至少要是PCB特性阻抗的9倍以上。實際上,隨著電容的充電,電容的阻抗不斷增加,并不是一直保持最低阻抗,另外,每一個器件還會有寄生電感,使阻抗增加。因此這個9倍限制可以放寬。在下邊的討論中假設這個限制是5倍。

  有了阻抗的指標,我們就可以確定能容忍多大的電容量。電路板上50歐姆特性阻抗很常見,我就用50歐姆來計算。

  即在這種情況下,如果信號上升時間為1ns,那么電容量要小于4皮法。反之,如果電容量為4皮法,則信號上升時間最快為1ns,如果信號上升時間為0.5ns,這個4皮法的電容就會產(chǎn)生問題。

  這里的計算只不過是為了說明電容的影響,實際電路中情況十分復雜,需要考慮的因素更多,因此這里計算是否精確沒有實際意義。關鍵是要通過這種計算理解電容是如何影響信號的。我們對電路板上每一個因素的影響都有一個感性認識后,就能為設計提供必要的指導,出現(xiàn)問題就知道如何去分析。精確的評估需要用軟件來仿真

  總結:

  1、PCB走線中途容性負載使發(fā)射端信號產(chǎn)生下沖,接收端信號也會產(chǎn)生下沖。

  2、能容忍的電容量和信號上升時間有關,信號上升時間越快,能容忍的電容量越小。

  信號完整性(二):接收端容性負載的反射

  信號的接收端可能是集成芯片的一個引腳,也可能是其他元器件。不論接收端是什么,實際的器件的輸入端必然存在寄生電容,接受信號的芯片引腳和相鄰引腳之間有一定的寄生電容,和引腳相連的芯片內(nèi)部的布線也會存在寄生電容,另外引腳和信號返回路徑之間也會存在寄生電容。

  好復雜,這么多寄生電容!其實很簡單,想想電容是什么?兩個金屬板,中間是某種絕緣介質(zhì)。這個定義中并沒有說兩個金屬板是什么形狀的,芯片兩個相鄰引腳也可以看做是電容的兩個金屬板,中間介質(zhì)是空氣,不就是一個電容么。芯片引腳和PCB板內(nèi)層的電源或地平面也是一對金屬板,中間介質(zhì)是PCB板的板材,常見的是FR4材料,也是一個電容。呵呵,搞來搞去,還是回到了最基礎的部分。高手不要笑,太簡單了。不過確實很多人看到寄生電容就感到有點暈,理解不透,所以在這里啰嗦一下。

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