Cadence高速PCB的時(shí)序分析：列位看觀，在上一次的連載中，我們介紹了什么是時(shí)序電路，時(shí)序分析的兩種分類(lèi)（同步和異步），并講述了一些關(guān)于SDRAM 的基本概念。這一次的連載中，我們將介紹什么是定時(shí)問(wèn)題，怎樣保證接收端的建立和保持時(shí)間。
信號(hào)經(jīng)過(guò)傳輸線(xiàn)到達(dá)接收端之后，必須滿(mǎn)足建立時(shí)間和保持時(shí)間這兩個(gè)時(shí)序參數(shù)，它們
由接收器本身的特性決定，可以從芯片的數(shù)據(jù)手冊(cè)中獲得。時(shí)鐘沿有效時(shí)，要求數(shù)據(jù)必須已經(jīng)存在一段時(shí)間，這就是器件需要的建立時(shí)間（Setup Time）；而時(shí)鐘邊沿觸發(fā)之后，數(shù)據(jù)還必須要繼續(xù)保持一段時(shí)間，以便能穩(wěn)定的讀取，這就是器件需要的保持時(shí)間（Hold Time）。數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間必須分別都要超過(guò)建立和保持時(shí)間，否則接收端可能不能正確地采樣到數(shù)據(jù)，setup/hold 時(shí)間是時(shí)序問(wèn)題產(chǎn)生的根源。
我們分析DSP 讀取SDRAM 數(shù)據(jù)時(shí)怎樣才能滿(mǎn)足DSP 的建立和保持時(shí)間。不管列位看
觀在哪篇文獻(xiàn)里看到了哪樣的定時(shí)數(shù)學(xué)公式，請(qǐng)你將它遺忘。我們從來(lái)不需要死記硬背任何的數(shù)學(xué)公式，我們要的是聰明的分析頭腦。
圖6 為DSP 讀取SDRAM 數(shù)據(jù)的定時(shí)，很明顯，DSP 在ECLKOUT 的上升沿采樣數(shù)據(jù)，
圖6 中的時(shí)間6 和時(shí)間7 分別是建立和保持時(shí)間，查T(mén)MS320C6713 數(shù)據(jù)手冊(cè)獲知建立時(shí)間
最小為1.5ns，保持時(shí)間最小為2.5ns。