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發(fā)視頻利用FPGA和DSP結(jié)合實(shí)現(xiàn)雷達(dá)多目標(biāo)實(shí)時(shí)檢測
2011-02-27 |
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資料介紹
摘要: 在高速并行流水信號(hào)處理中,ASIC(FPGA)+DSP+RAM是目前國際流行的一種方式,尤其是FPGA+DSP+RAM更適合中國的國情.本文利用FPGA的算術(shù)邏輯單元與外部存儲(chǔ)器相結(jié)合,解決了線路板面積有限與雷達(dá)數(shù)據(jù)處理需要大量存儲(chǔ)空間的矛盾;利用FPGA的并行流水特點(diǎn)解決了雷達(dá)數(shù)據(jù)的實(shí)時(shí)處理與有限的DSP處理速度之間的矛盾;而FPGA處理結(jié)果的航跡相關(guān)、FPGA運(yùn)行模式的控制和與上位機(jī)之間的通信與數(shù)據(jù)交換等工作利用DSP完成,從而達(dá)到系統(tǒng)的最佳配置.目前系統(tǒng)已通過驗(yàn)收,各項(xiàng)指標(biāo)達(dá)到了設(shè)計(jì)的要求.
關(guān)鍵詞: FPGA;多目標(biāo)自動(dòng)檢測;并行流水
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