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（２）將 ＦＰＧＡ 作為系統數據緩存、通信與控制中樞，以此
為核心，通過數據與控制總線聯接端口控制 ＣＰＬＤ芯片，通過
ＥＭＩＦ總線分別聯接ＤＳＰ （Ａ）、ＤＳＰ （Ｂ）和ＤＳＰ （Ｃ）處理芯
片；
（３）端口控制 ＣＰＬＤ芯片的輸入端聯接多路并行 ＡＤＣ 模
數轉換芯片，輸出端口聯接 ＬＣＤ輸出顯示模塊；
（４）有源晶體振蕩器與 ＦＰＧＡ 芯片聯接，ＦＰＧＡ 芯片將有
源晶體振蕩器分為４路時鐘信號輸出，分別輸出到 ＣＰＬＤ 和３
片 ＤＳＰ芯片；
（５）系統電源模塊為 ５Ｖ 單 電 源 供 電，產 生 系 統 需 要 的
３．３Ｖ、２．５Ｖ、１．２Ｖ 電源電壓；
（６）多路并行 ＡＤＣ模數轉換芯片對陣列接收信號進行采
集，將采集的數據傳輸到 ＣＰＬＤ緩存空間中，ＣＰＬＤ 緩存空間
半滿后將數據傳輸到 ＦＰＧＡ 數據存儲 ＦＩＦＯ 中，并將數據轉換
為復數數據保存；
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