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在當今的科技信息社會中，尤其是在電子設計和信號測試系統中，通常需要一些復雜、特定頻率的信號，通常的信號發生器難以滿足要求，市場上出售的一些任意信號發生器的價格昂貴，體積較大，不能滿足實際的需要。
Altera DSP Builder是一款系統級的設計工具，依賴于Mathworks公司的數學分析工具Matlab／Simulink，可以在Sireulink中進行圖形化設計和仿真，同時又可以通過signalCompiler把Matlab／Simulink的模型文件（．mdl）轉換成相應的硬件描述語言VHDL，本文用兩種方法，即傳統型的任意信號發生器和基于直接數字頻率合成（DDS）的任意信號發生器，在DSPBuilder的開發工具下實現任意信號發生器的設計，不涉及到編程，操作簡單。
1 傳統型任意信號發生器的設計
1．1 設計原理
傳統型任意信號發生器原理比較簡單，將時鐘源作為地址發生器（計數器）的輸入時鐘，通過改變時鐘源的頻率，可以實現調整地址發生器（計數器）產生地址的變化速率，從而達到改變輸出波形與輸出頻率的目的。當地址發生器輸出值等于待生成波形數據存儲器中波形數據的地址時，待生成波形數據存儲器將輸出此數據到高速D／A轉換，將其變為模擬信號，經低通濾波器后輸出所需波形。D／A的輸出頻率fuot與待生成波形數據存儲器的波形數據點數N以及時鐘源的頻率fclk關系為：
由式（1）可知，只要改變數據波形點數N就能控制輸出信號的頻率。
1．2 系統設計
根據圖1所示的原理框圖，在Matlab／DSP Builder平臺上，建立傳統型任意信號發生器的Simulink模型，如圖2所示。
Altera DSP Builder是一款系統級的設計工具，依賴于Mathworks公司的數學分析工具Matlab／Simulink，可以在Sireulink中進行圖形化設計和仿真，同時又可以通過signalCompiler把Matlab／Simulink的模型文件（．mdl）轉換成相應的硬件描述語言VHDL，本文用兩種方法，即傳統型的任意信號發生器和基于直接數字頻率合成（DDS）的任意信號發生器，在DSPBuilder的開發工具下實現任意信號發生器的設計，不涉及到編程，操作簡單。
1 傳統型任意信號發生器的設計
1．1 設計原理
傳統型任意信號發生器原理比較簡單，將時鐘源作為地址發生器（計數器）的輸入時鐘，通過改變時鐘源的頻率，可以實現調整地址發生器（計數器）產生地址的變化速率，從而達到改變輸出波形與輸出頻率的目的。當地址發生器輸出值等于待生成波形數據存儲器中波形數據的地址時，待生成波形數據存儲器將輸出此數據到高速D／A轉換，將其變為模擬信號，經低通濾波器后輸出所需波形。D／A的輸出頻率fuot與待生成波形數據存儲器的波形數據點數N以及時鐘源的頻率fclk關系為：
由式（1）可知，只要改變數據波形點數N就能控制輸出信號的頻率。
1．2 系統設計
根據圖1所示的原理框圖，在Matlab／DSP Builder平臺上，建立傳統型任意信號發生器的Simulink模型，如圖2所示。
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