DSP技術廣泛應用于各個領域，但傳統的數字信號處理器由于以順序方式工作使得數據處理速度較低，且在功能重構及應用目標的修改方面缺乏靈活性。而使用具有并行處理特性的FPGA實現數字信號處理系統，具有很強的實時性和靈活性，因此利用FPGA實現數字信號處理成為數字信號處理領域的一種新的趨勢。
　　以往基于FPGA的數字信號處理系統的模型及算法采用VHDL或VerilogHDL等硬件描述語言描述。但這些硬件描述語言往往比較復雜，而采用Altera公司推出的專門針對數字信號處理器設計工具DSP BuildIer則可大大簡化設計過程，提高設計效率。
　　1 基于DSP Builder的數字信號處理器設計流程
　　DSP Builder是一個系統級（或者說算法級）設計工具，它架構在多個軟件工具之上，并連接系統級的算法仿真建模和RTL級的硬件實現兩個設計領域的設計工具，最大程度地發揮了這兩種工具的優勢。
　　DSP Builder依賴于Math-Works公司的數學分析工具Matlab／Simulink，以Simulink的Blockset出現，可在simulink中進行圖形化設計和仿真，同時又通過signal Compiler把Maltlab／Simulink／DSP Builder的設計文件轉成相應的VHDL設計文件，以及用控制綜合與編譯的tcl腳本。而對后者的處理可以由FPGA／CPLD開發工具QuartusⅡ完成。其設計流程如下：
　　Step1：在Simulink環境中調用Altera DSP庫（非MATLAB自帶的DSP庫）中的塊，進行數學模型設計。
　　Step2：在MATLAB中進行純數學上的仿真、驗證及修改。
　　Step3：當仿真符合設計要求后，再加入并運行Signal Compiler模塊，將．mdl文件自動轉成．vhd文件，進行RTL級的功能仿真和邏輯綜合。
　　Step4：在QuartusⅡ中進行編譯設計并進行時序仿真。
　　Step5：下載到一個硬件開發板上并測試。
　　2 設計實例
　　FIR和IIR濾波器是當前數字信號處理巾最常用的2種濾波器，其中FIR因其具有精確的線性相位特性而得到廣泛應用。下面以截止頻率為5 kHz，采樣頻率為32 kHz，輸入序列位寬為9位（最高位為符號位）的12階FIR低通數字濾波器為例，闡述基于DSP Builder的數字信號處理器設計方案。
　　2．1 FIR數字濾波器結構模型
　　對于N階FIR數字濾波系統，其沖擊響應總是有限長的，系統函數為：
　　
　　濾波器的差分方程為：
　　
　　式中，x（n）是輸入采樣序列，h（n）是濾波器系數，N是濾波器的階數，y（n）表示濾波器的輸出序列。
　　設計濾波器的任務就是尋找一個因果、物理上可實現的系統函數H（z），使其頻率響應滿足所希望的頻域指標。圖1為階FIR數字濾波器的結構圖。可見，FIR的數字濾波過程就是一個信號逐級延遲的過程，將各級的延遲輸出加權累計，即得到FIR的輸出。