由于與頻率提高相關(guān)的功耗/散熱問題日益突出，指令級并行架構(gòu)（ILP）及存儲能力已近極限，硅芯片已難以支撐處理器性能的大幅度提升。在單芯片上集成多個(gè)核，每個(gè)核同時(shí)處理多條線程而非不斷提高處理器時(shí)鐘速度，已是業(yè)界共識。TI認(rèn)為，通過改進(jìn)無線網(wǎng)絡(luò)控制器（RNC）的分組處理功能，是滿足無線網(wǎng)絡(luò)數(shù)據(jù)及語音流量大幅增長以及應(yīng)用多樣性需求的可行之道。
　　基站控制器（RNC）直接影響到移動(dòng)用戶的通話和使用效果，為此，TI 采用多核DSP替代以往由通用處理器和RISC執(zhí)行的功能，開發(fā)出一套可進(jìn)行高效分組處理的低成本方案TMS320TCI6486，從而在不額外增加RNC的情況下實(shí)現(xiàn)網(wǎng)絡(luò)優(yōu)化。TI高密度與核心基礎(chǔ)局端DSP產(chǎn)品全球業(yè)務(wù)總經(jīng)理John Smrstik表示，基站控制器的核心有兩個(gè)要素：一是高性能的數(shù)據(jù)處理能力，二是非常低的功耗。與業(yè)界其它高端處理器相比，TI的多核處理器兼顧了高性能和低功耗。
　　
　　高性能并行能力、內(nèi)存大小以及功耗是處理器的一個(gè)瓶頸。對未來基站控制器以數(shù)據(jù)包為主處理的特點(diǎn)，多核處理器比超性能的單核在功耗方面，一個(gè)3G的單核會(huì)達(dá)到8W之多，但一個(gè)3G多核處理器僅有4W。在RNC處理數(shù)據(jù)的過程中，針對分組處理的網(wǎng)絡(luò)優(yōu)化要求，TI多核DSP可針對高性能的包至包分組處理進(jìn)行優(yōu)化，數(shù)據(jù)包被固定地以精簡及時(shí)的方式發(fā)送出去，從而提高無線系統(tǒng)的總體效率。
　　TI的6核3GHz器件TMS320TCI6486擁有極佳的性能功耗比，可通過并行處理來實(shí)現(xiàn)性能可擴(kuò)展性，并允許多個(gè)內(nèi)核在單芯片上處理多條線程。同時(shí)TCI6486還可通過器件共享硬件隊(duì)列來提升分組驅(qū)動(dòng)的處理性能。Smrstik透露，TI新一代DSP功效是前代產(chǎn)品的2-3倍，在內(nèi)存方面也有3倍的增加，另外在接口的帶寬方面也有大幅的提高。
　　操作系統(tǒng)對多核DSP應(yīng)用是個(gè)關(guān)鍵因素，除TI提供的實(shí)時(shí)操作系統(tǒng)在資源、內(nèi)存實(shí)施實(shí)時(shí)管理外，TI眾多的第三方合作伙伴也在應(yīng)用層面上設(shè)計(jì)開發(fā)出相關(guān)軟件以方便用戶針對多核DSP的應(yīng)用。 Smrstik認(rèn)為，DSP+MCU方案更適用于對成本比較敏感的消費(fèi)電子產(chǎn)品，而在高性能處理能力的實(shí)現(xiàn)上多核DSP最為可行。通過大量智能化的設(shè)計(jì)盡可能去除額外消耗功耗設(shè)計(jì)、采用90納米工藝的TCI6486只有4瓦的功耗。
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