基于FFT算法的電力系統(tǒng)諧波檢測裝置，大多采用DSP芯片設(shè)計(jì)。DSP芯片是采用哈佛結(jié)構(gòu)設(shè)計(jì)的一種CPU，運(yùn)算能力很強(qiáng)，速度很快；但是其順序執(zhí)行的模式限制了其進(jìn)行FFT運(yùn)算的速度。而現(xiàn)場可編程邏輯門陣列（Field Programmable Gate Array， FPGA）在近年來獲得了突飛猛進(jìn)的發(fā)展，目前已成為實(shí)現(xiàn)數(shù)字系統(tǒng)的主流平臺之一。與DSP相比，F(xiàn)PGA最大的優(yōu)勢就是可以進(jìn)行并行計(jì)算。在進(jìn)行FFT 這類并行運(yùn)算為主的算法時，采用FPGA的優(yōu)勢不言而喻。用FPGA實(shí)現(xiàn)FFT算法進(jìn)行諧波檢測成為了一大熱點(diǎn)。

　　以往FPGA的設(shè)計(jì)主要依靠硬件描述語言來完成。目前已經(jīng)推出了專門針對實(shí)現(xiàn)DSP的設(shè)計(jì)軟件-System Generator。在使用FPGA為原型平臺運(yùn)行算法時，它不僅能夠?qū)τ布恼鎸?shí)情況進(jìn)行仿真，還能夠自動生成硬件實(shí)現(xiàn)所需要的硬件描述語言代碼。與語言設(shè)計(jì)相比，使用System Generator有三大優(yōu)勢：第一，圖形化操作，簡單易用；第二，實(shí)現(xiàn)的算法能確保與仿真結(jié)果相符；第三，無需為仿真和實(shí)現(xiàn)建立不同的模型。因此，利用 System Generator可以大幅度減少用FPGA設(shè)計(jì)DSP的工作量，縮短開發(fā)周期。

　　基于FPGA的諧波檢測模型的設(shè)計(jì)

　　系統(tǒng)總體結(jié)構(gòu)如圖1所示。

　?。?）采樣電路部分：包括互感器及濾波電路、鎖相倍頻電路和A/D轉(zhuǎn)換電路。

　　待測電壓、電流信號經(jīng)互感器調(diào)理電路轉(zhuǎn)化成便于采樣的低壓信號，經(jīng)濾波器濾除檢測范圍外的高次諧波、高頻干擾信號和噪聲；然后進(jìn)入A/D轉(zhuǎn)換電路，電壓、電流的模擬信號轉(zhuǎn)換成可以用于計(jì)算的數(shù)字信號。鎖相倍頻電路用于跟蹤待測信號的頻率變化，以實(shí)現(xiàn)對信號的整周期采樣。

　?。?）如圖1所示，虛線框內(nèi)部分由FPGA實(shí)現(xiàn)。最主要部分就是控制單元和FFT模塊?？刂茊卧饕蔂顟B(tài)機(jī)的形式實(shí)現(xiàn)，當(dāng)接收到鎖相倍頻電路送來 的倍頻信號時，驅(qū)動A/D轉(zhuǎn)換器進(jìn)行采樣。A/D轉(zhuǎn)換器完成一次采樣，先將數(shù)據(jù)送入到FIFO模塊暫存，當(dāng)數(shù)據(jù)達(dá)到進(jìn)行FFT計(jì)算所需點(diǎn)數(shù)后，狀態(tài)機(jī)控制 FIFO模塊將數(shù)據(jù)送入FFT模塊進(jìn)行計(jì)算。為保證數(shù)據(jù)由A/D轉(zhuǎn)換電路進(jìn)入FPGA時的同步，A/D轉(zhuǎn)換電路中的時鐘由FPGA對開發(fā)板上的時鐘分頻后提供。