本文檔的主要內容詳細介紹的是華為的邏輯電平接口設計規范。

　　本規范介紹了在硬件開發過程中會涉及到的各類邏輯電平，如 TTL、CMOS、 ECL、LVDS、GTL 等，解釋了它們的輸入輸出特性、各種接口參數以及設計時要注意的問題等。

　　制定此規范的目的在于指導研發人員在硬件開發中如何進行邏輯電平接口設計，并同時實現硬件開發的技術資源的共享，從而提高研發人員開發的效率和開發的質量。

　　本規范適用于公司所有的產品。

　　JEDEC：Joint Electron Device Engineering Council，聯合電子設備工程協會。邏輯電平：有 TTL、CMOS、ECL、PECL、GTL；RS232、RS422、LVDS 等。

　　邏輯電平的一些概念

　　要了解邏輯電平的內容，首先要知道以下幾個概念的含義：

　　1：輸入高電平（VIH）： 保證邏輯門的輸入為高電平時所允許的最小輸入高電平，當輸入電平高于 VIH 時，則認為輸入電平為高電平。

　　2：輸入低電平（VIL）：保證邏輯門的輸入為低電平時所允許的最大輸入低電平，當輸入電平低于 VIL 時，則認為輸入電平為低電平。

　　3：輸出高電平（VOH）：保證邏輯門的輸出為高電平時的輸出電平的最小值，邏輯門的輸出為高電平時的電平值都必須大于此 VOH。

　　4：輸出低電平（VOL）：保證邏輯門的輸出為低電平時的輸出電平的最大值，邏輯門的輸出為低電平時的電平值都必須小于此 VOL。

　　5：閥值電平（VT）： 數字電路芯片都存在一個閾值電平，就是電路剛剛勉強能翻轉作時的電平。它是一個界于 VIL、VIH 之間的電壓值，對于 CMOS 電路的閾值電平，基本上是二分之一的電源電壓值，但要保證穩定的輸出，則必須要求輸入高電平》 VIH，輸入低電平 VIH 》 VT 》 VIL 》 VOL。

　　6：IOH：邏輯門輸出為高電平時的負載電流（為拉電流）。

　　7：IOL：邏輯門輸出為低電平時的負載電流（為灌電流）。

　　8：IIH：邏輯門輸入為高電平時的電流（為灌電流）。

　　9：IIL：邏輯門輸入為低電平時的電流（為拉電流）。 扇出能力也就是輸出驅動能力，通常用驅動同類器件的數量來衡量。 TTL：扇出能力一般在 10 左右。

　　CMOS：靜態時扇出能力達 1000 以上，但 CMOS 的交流（動態）扇出能力沒有這樣高，要根據工作頻率和負載電容來考慮決定。限制因素是輸入信號上升時間：本身輸出電阻和下級輸入電容形成積分電路影響輸入信號的上升時間（輸入信號從低電平上升到 VIH min 所需時間），實際電路當中，盡量使被驅動輸入端限制在 10 以內。 ECL：由于 ECL 的工作速度高，考慮到負載電容的影響，ECL 的扇出一般限制在 10 以內。

　　門電路輸出極在集成單元內不接負載電阻而直接引出作為輸出端，這種形式的門稱為開路門。開路的 TTL、CMOS、ECL 門分別稱為集電極開路（OC）、漏極開路