摩爾定律下的工藝節(jié)點的形成

　　1958年，美國德州儀器公司的工程師杰克·基爾比制成了世界上第一片集成電路，1962年，德州儀器公司建成世界上第一條商業(yè)化集成電路生產(chǎn)線。此后，在市場需求的驅(qū)動下，集成電路發(fā)展成為一個龐大的產(chǎn)業(yè)，從小規(guī)模集成電路（SSI）到中規(guī)模集成電路（MSI）、再到大規(guī)模集成電路（LSI），一直到現(xiàn)在的超大規(guī)模集成電路（VLSI）。集成度被看作是描述集成電路工藝先進(jìn)程度的一個重要指標(biāo)，通常用晶體管數(shù)目來表示集成度高低，一個芯片里含有的晶體管數(shù)目越多，芯片的功能也就越強(qiáng)。因此，集成電路的規(guī)模反映了集成電路的先進(jìn)程度。

　　集成度的提高，不僅意味著單個晶體管的尺寸縮小了，同時也意味著采用了更加先進(jìn)的制造工藝，因為晶體管尺寸與制造工藝之間有著密切的聯(lián)系。可以說，集成電路技術(shù)的發(fā)展過程，就是把晶體管尺寸做得越來越小的過程。九十年代的大規(guī)模集成電路普遍采用的是微米級工藝，筆者在上世紀(jì)90年代初做設(shè)計時就是采用5微米和3微米標(biāo)準(zhǔn)單元庫，這也是那個年代的主流工藝（晶圓尺寸是3英寸和4英寸）。二十多年過去了，現(xiàn)在已經(jīng)發(fā)展到納米級工藝了，中芯國際去年實現(xiàn)量產(chǎn)的28納米工藝，比起3微米工藝，尺寸縮小了100多倍。

　　這些工藝演進(jìn)的背后，是更多金錢的投入。因為更小的尺寸意味著對設(shè)計和制造設(shè)備以及芯片材料等都有更為苛刻的要求，為了克服技術(shù)門檻，芯片企業(yè)每年需要投入數(shù)億、數(shù)十億美元的研發(fā)經(jīng)費，不知有多少世界一流的科學(xué)家和工程師都參與了這一耗資巨大的芯片微縮化工程。

　　那么5微米、3微米、以及90納米、28納米等等這些“節(jié)點”是怎樣形成的呢？可以說這是描述摩爾定律進(jìn)程的一個指標(biāo)。摩爾定律說，半導(dǎo)體芯片每一年半（后來改為兩年），其集成度翻一番，并伴隨著性能的增長和成本的下降。怎樣描述這個集成度呢？這就有了工藝“節(jié)點”的說法。即工藝節(jié)點數(shù)值越小，表征芯片的集成度就越高。這些數(shù)值也被《國際半導(dǎo)體技術(shù)藍(lán)圖（ITRS）》用來劃分半導(dǎo)體工藝的階段（也稱工藝代），或描述芯片的先進(jìn)性。

　　這里有必要解釋這些數(shù)值表示的是什么尺寸。例如28nm工藝，這里的28nm是指晶體管柵極的最小線寬（柵寬）。實際設(shè)計中除了柵極，其他的設(shè)計尺寸一般都大于工藝節(jié)點的尺寸，例如晶體管之間的金屬連線寬度、有源區(qū)寬度等。

　　▲ 圖一 與非門、或門的版圖

　　圖一是個例子。在這個與非門和或非門的版圖里，白的是襯底層，紅的是多晶硅層，藍(lán)的是金屬層。這其中只有紅的多晶硅柵極的最小線寬是可以達(dá)到28nm的，其他一切尺寸都是要大于28nm。具體各層線寬的最小值需要看該工藝的設(shè)計規(guī)則（Design Rull）。

　　為什么用柵極線寬而不是其他的線寬來表征工藝節(jié)點，這是因為柵極寬度一般是整個設(shè)計中最重要的參數(shù)。在CMOS電路中，MOS晶體管最主要的功能就是通過柵極控制源漏之間的電流。這個電流受很多因素影響，例如晶體管遷移率、絕緣層電容，還有各種效應(yīng)等，這些都與半導(dǎo)體工藝有關(guān)，工藝定了設(shè)計很難改變。一般情況下唯一可以設(shè)計的參數(shù)就是溝道寬長比，溝道寬長比就是晶體管柵極的長寬比（長溝器件可以直接近似，短溝器件要加修正項）。也就是說在電壓一樣的情況下，柵極越寬，溝道就越長，源漏電流就越小。

　　所以在設(shè)計中，溝道越短，意味著晶體管的尺寸越小，單位面積可以存放的晶體管數(shù)量就越多，芯片集成度就越高；換一種說法是設(shè)計出來的芯片面積就越小，芯片的價格就越便宜。當(dāng)然這是在只考慮生產(chǎn)成本，不考慮NRE費用的前提下。