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A7105 Reference code for FIFO mode:1. 簡介
這文件系對 RF chip -A7105 FIFO mode 做一簡單的應(yīng)用范程序，供使用者能夠快速應(yīng)用這 RF chip。
2. 系統(tǒng)概述
本范程序使用簡單的跳頻(frequency hopping)機(jī)制，時序如下圖：
程序主要分二個部份，一個為 master 端，另一個為slave 端。
Master 端：power on、initial 系統(tǒng)及RF chip 后，等待time slot=2 時，進(jìn)入TX 態(tài)，傳送64 bytes 資。
之后等待time slot=12 時，再進(jìn)入RX態(tài)，等待接收。如收到資，會自動改變下一次的工作頻序，重新另一次的時序周期動作。未收到資，Master 端會自動改變下一次的工作頻序，重新另一次的時序
周期動作。Slave 端：power on、initial 系統(tǒng)及RF chip 后，等待time slot=0 時，進(jìn)入RX 態(tài)等待接收。無收到Master 端所發(fā)送的資，則會自動改變下一次的工作頻序，等待下一次time slot=0 的時序周期動作。仍未收到資有5 次時序周期，則停止跳頻機(jī)制，并回到初始工作頻，進(jìn)入RX 態(tài)等待接收。有收到Master 端所發(fā)送的資，則重新啟動跳頻機(jī)制，依時序完成TX 及RX 工作。
一旦接收到封包，出資、比對，計(jì)算 error bit 后，再發(fā)送封包給Master 端。使用者可依據(jù)簡的計(jì)算error bit 及傳送封包，得出BER(bit error rate)，作為傳輸質(zhì)量的據(jù)。
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