資料介紹
These devices contain two independent J-K\ positive-edge-triggered flip-flops. A low level at the preset () or clear () inputs sets or resets the outputs regardless of the levels of the other inputs. When and are inactive (high), data at the J and K\ inputs meeting the setup-time requirements are transferred to the outputs on the positive-going edge of the clock (CLK) pulse. Clock triggering occurs at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval, data at the J and K\ inputs can be changed without affecting the levels at the outputs. These versatile flip-flops can perform as toggle flip-flops by grounding K\ and tying J high.
- SN54F109,SN74F109觸發器數據表
- 雙負邊緣觸發J-K觸發器SN74LVC112A數據表
- 雙J-K正邊三格觸發器CD54ACT109 CD74ACT109 數據表
- 具有設置和重置正邊緣觸發器的雙J-K觸發器CD54HC109 CD74HC109 CD54HCT109 CD74HCT109數據表
- 雙J-K正邊三格清晰預置觸發器CD54AC109 CD74AC109 數據表
- SN74LVC112A,pdf(DUAL J-K NEGAT
- SN54HC109, SN74HC109,pdf(DUAL
- SN74F112,pdf(Dual Negative-Edg
- SN54ALS109A,SN74ALS109A,SN54AS
- CD54HC109, CD74HC109, CD54HCT1
- CD54ACT109, CD74ACT109,pdf(DUA
- CD54AC109, CD74AC109,pdf(DUAL
- 74LS109/54LS109 pdf datasheet
- 74HC109A pdf datasheet
- 74LS109中文資料pdf
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