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This 14-bit registered buffer is designed for 2.3-V to 3.6-V VCC operation and SSTL_2 data input and output levels.
All inputs are compatible with the JEDEC Standard for SSTL_2, except the LVCMOS reset (RESET\) input. All outputs are SSTL_2, Class II compatible.
When RESET\ is low, the differential input receivers are disabled, and undriven (floating) data and clock inputs are allowed. In addition, when RESET\ is low, all registers are reset, and all outputs are forced low. The LVCMOS RESET\ input must always be held at a valid logic high or low level.
To ensure defined outputs from the register before a stable clock has been supplied, RESET\ must be held in the low state during power up.
The SN74SSTL16857 is characterized for operation from 0°C to 70°C.
- SN74SSTVF16857 14位寄存器緩沖器數(shù)據(jù)表
- SN74SSTV16859具有SSTL 2輸入和輸出的13位至26位寄存器緩沖器數(shù)據(jù)表
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- SN75LVDT1422,pdf(14-Bit Full D
- SN74SSTVF16857,pdf(14-BIT REGI
- SN74SSTV32877,pdf(26-BIT REGIS
- SN74SSTV32852,pdf(24-BIT TO 48
- SN74SSTV16859,pdf(13-BIT TO 26
- SN74SSTV16857,pdf(25-BIT REGIS
- SN74SSTL16847,pdf(20-Bit SSTL_
- SN74SSTL16837A,pdf(20-Bit SSTL
- SN74HSTL162822,pdf(14-Bit To 2
- SN74CBTU4411,PDF(11-BIT 1-LF-4
- AD7944,pdf datasheet (14-Bit,
- DIMM Module Using PI74SSTV1685
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