15.3 高速緩沖存儲器Cache
　　當?shù)谝淮?a target='_blank' class='arckwlink_none'>RISC微處理器剛出現(xiàn)時，標準存儲器元件的速度比當時微處理器的速度快。很快，半導體工藝技術的進展被用來提高微處理器的速度。標準DRAM部件雖然也快了一些，但其發(fā)展的主要精力則放在提高存儲容量上。
　　1980年，典型DRAM部件的容量為4KB。1981年和1982年開發(fā)出了16KB芯片。這些部件的隨機訪問速率為3MHz或4MHz，局部訪問（頁模式）時速率大約快1倍。當時的微處理器每秒需要訪問存儲器2M次。
　　到2000年，DRAM部件每片的容量到達256Mbit，隨機訪問速率在30MHz左右。微處理器每秒需要訪問存儲器幾百兆次。如果處理器速率遠高于存儲器，那么只能借助Cache才能滿足其全部性能。
　　Cache存儲器是一個容量小但存取速度非常快的存儲器，它保存最近用到的存儲器數(shù)據(jù)拷貝。對于程序員來說，Cache是透明的。它自動決定保存哪些數(shù)據(jù)、覆蓋哪些數(shù)據(jù)。現(xiàn)在Cache通常與處理器在同一芯片上實現(xiàn)。Cache能夠發(fā)揮作用是因為程序具有局部性特性。所謂局部性就是指，在任何特定的時間，微處理器趨于對相同區(qū)域的數(shù)據(jù)（如堆棧）多次執(zhí)行相同的指令（如循環(huán)）。
　　Cache經常與寫緩存器（write buffer）一起使用。寫緩存器是一個非常小的先進先出（FIFO）存儲器，位于處理器核與主存之間。使用寫緩存的目的是，將處理器核和Cache從較慢的主存寫操作中解脫出來。當CPU向主存儲器做寫入操作時，它先將數(shù)據(jù)寫入到寫緩存區(qū)中，由于寫緩存器的速度很高，這種寫入操作的速度也將很高。寫緩存區(qū)在CPU空閑時，以較低的速度將數(shù)據(jù)寫入到主存儲器中相應的位置。
　　通過引入Cache和寫緩存區(qū)，存儲系統(tǒng)的性能得到了很大的提高，但同時也帶來了一些問題。比如，由于數(shù)據(jù)將存在于系統(tǒng)中的不同的物理位置，可能造成數(shù)據(jù)的不一致性；由于寫緩存區(qū)的優(yōu)化作用，可能有些寫操作的執(zhí)行順序不是用戶期望的順序，從而造成操作錯誤。
　　15.3.1 Cache的分類
　　Cache有多種構造方法。在最高層次，微處理器可以采用下面兩種組織中的一組。
　　（1）統(tǒng)一Cache。指令和數(shù)據(jù)用同一個Cache。結構如圖15.8所示。
　　
　　圖15.8 統(tǒng)一的指令Cache和數(shù)據(jù)Cache
　　（2）指令和數(shù)據(jù)分開的Cache。有時這種組織方式也被稱為改進的哈佛結構。
　　圖15.9顯示了這種組織方式。
　　這兩種組織方式各有優(yōu)缺點。統(tǒng)一Cache能夠根據(jù)當前程序的需要自動調整指令在Cache存儲器的比例，比固定劃分的有更好的性能。另一方面，分開的Cache使Load/Store指令能夠單周期執(zhí)行。
　　15.3.2 Cache性能的衡量
　　只有當所需要的Cache存儲器內容已經在Cache時，微處理器才能以高時鐘速率工作。因此，系統(tǒng)的總體性能就可以用存儲器訪問中命中Cache的比例來衡量。當要訪問的內容在Cache時稱為命中（hit），而要訪問的內容不在Cache時稱為未命中（miss）。在給定時間間隔內，Cache命中的次數(shù)與總的存儲器請求次數(shù)的比值被稱為命中率。
　　
　　圖15.9 指令Cache和數(shù)據(jù)分開的Cache
　　命中率用下面的公式進行計算：
　　命中率=（Cache命中次數(shù)÷存儲器請求次數(shù)）×100％
　　未命中率與命中率形式相似，即在給定時間間隔內，Cache未命中的總次數(shù)除以總的存儲器請求次數(shù)所得的百分比。未命中率與命中率之和等于100。
　　目前設計良好的處理器，Cache的未命中率只有百分之幾。未命中率依賴多個Cache參數(shù)，包括Cache大小和組織。
　　15.3.3 Cache工作原理
　　Cache的基本存儲單元為Cache行（Cache line）。存儲系統(tǒng)把Cache和主存儲器都劃分為相同大小的行。Cache與主存儲器交換數(shù)據(jù)是以行為基本單位進行的。每一個Cache行都對應于主存中的一個存儲塊（memory block）。
　　Cache行的大小通常是2L字節(jié)。通常情況下是16字節(jié)（4個字）和32字節(jié)（8個字）。如果Cache行的大小為2L字節(jié)，那么對主存的訪問通常是2L字節(jié)對齊的。所以對于一個虛擬地址來說，它的bit［31∶L］位，是Cache行的一個標識。當CPU發(fā)出的虛擬地址的bit［31∶L］和Cache中的某行bit［31∶L］相同，那么Cache中包含CPU要訪問的數(shù)據(jù)，即成為一次Cache命中。
　　為了加快Cache訪問的速度，又將多個Cache行劃分成一個Cache組（Cache Set）。Cache組中包含的Cache行的個數(shù)通常也為2的N次方的倍數(shù)。為了方便起見，取N=S。這樣，一個Cache組中就包含2S個Cache行。這時，虛擬地址中的bit［L+S-1∶L］為Cache組的標識。虛擬地址中余下的位bit［31∶L+S］成為一個Cache標（Cache-tag）。它標識了Cache行中的內容和主存間的對應關系。